[参考译文] ADC12J4000EVM：jesd204b接口的问题

您好

Xilinx的文档表明，对于7520 Mbit/秒的信道速率，Ref Clk应为Lane_Rate_20=376MHz，Core Clk应为Lane_Rate_40=188 MHz。

降低ADC时钟速率和由此产生的信道速率是否会改变行为？ 如果是，则问题可能是由于高速数据接口中的信号完整性问题。

如果不是，并且错误只偶尔出现一次，则问题可能是由于按照标准插入ADC12J4000输出数据流的JESD204B对齐监视字符处理不完整所致。 请参阅JESD204B标准的章节5.3。3.4。

您可能还会对开发用于将ADC12DJ3200与KCU105连接的固件感兴趣。

http://www.ti.com/lit/zip/slvc698

此固件类似于带有VCU108的ADC12J4000所需的固件。 (详细的样品映射和FPGA目标不同，其他方面非常相似)。

此致，

Jim B

我尝试了您的示例，结果相同。 Vivadurm 2017.1 中只有一个差异(除了约束，线路速率等)我无法使用rxoutclk驱动TX (Rx)_core_clk，因为存在错误：

[invalid REQP-1740] GTX R/TXOUTCLK drives invalid load：GTHE3_channel cell design _1_i/jesd204_re_0/inst/jesd204_phy_block_i/design 1_jesd204_jesph_rcy_0_0_gtg_gtgt/jesd204_inst_jesf_f_f_d204_设计gen_gtwizard_gthe3_top.design_1_jesd204_phy_0_0_gt_gtwizard_gthe3_inst/gen_gtwizard_gthe3.gen_channel_container[0].gen_enabled_channel.gthe3_channel_wrapper_inst/channel_inst/gthe3_channel_gen.gen_gthe3_channel_inst[0].GTHE3_CHANNEL_PRIM_INST d204_ji_d204_ji_ji_d0_ji_d0_d204_ji_d204_ji_d0_ji_d204_j_j_j_d0_ji_d0_d0_f_j_d204_j_j_j_j_d0_j_j_j_d0/ gen_gtwizard_gthe3_top.design_1_jesd204_phy_0_0_gt_gtwizard_gthe3_inst/gen_gtwizard_gthe3.gen_channel_container[0].gen_enabled_channel.gthe3_channel_wrapper_inst/channel_inst/gthe3_channel_gen.gen_gthe3_channel_inst[0].GTHE3_CHANNEL_PRIM_INST/RXOUTCLK gen_gtwizard_gthe3_top.design_1_jesd204_phy_0_0_gt_gtwizard_gthe3_inst/gen_gtwizard_gthe3.gen_channel_container[0].gen_enabled_channel.gthe3_channel_wrapper_inst/channel_inst/rxoutclk_out[0] 请在GT及其载荷之间插入BUFG_GT。

所以我从iobufs_ti模块中通过REFCLK_mon驱动它(正确吗？)
IAM仅使用2个Xilinx IP内核，而没有任何我的算法，因此我认为这可能是EVM GUI或硬件中的问题？ 此主板有任何已知问题吗？

I 'v完成了更多测试：如果我选择"On－board FS selection"(车载FS选择)= 3100Msps bypass mode (3100Msps旁路模式)，则没有错误；如果选择3500Msps bypass mode (3500Msps旁路模式)，则

我想我明白问题出在哪里：
主板 www.ti.com/.../snas605ar.pdf上有LMK0.4828万BISQ/NOPB芯片 -最大频率为3080
MHz和GUI配置尝试3760 MSPS。 因此，我获得了有关3100 MSPS和更低速度的正确数据，并在更高的线路速率上获得了错误

此主板的最大线路速率为3100Msps，对吗？

您好

应该可以使EVM与捕获板一起以3760MSPS的速率工作，但所需的时钟设置更改会导致FS/2-Fin正数增加，从而降低SFDR性能。

要以高于3100MHz的时钟频率运行，必须进行以下更改：

1. LMX2581输出分配器配置已更改，因此发送到LMK0.4828万的时钟速率是发送到ADC的时钟速率的1/2。
2. LMK0.4828万除法器设置值减少2倍，以考虑较低的速率输入时钟。

当Fclk设置为3100 MHz以上时，标准ADC12J4000EVM GUI设置已包含这些更改。 如果您使用标准EVM GUI作为起点，则可以加载这些设置，然后进行必要的附加更改，以创建Xilinx FPGA (而不是TI捕获板中的Altera FPGA)所需的参考时钟频率。

由于LMX2581的两个输出之间的串扰，正齿轮性能下降。 来自CLK/2输出的一些能量耦合到CLK输出中，并发送到ADC。 这将导致ADC CLK在CLK和CLK/2处具有能量，从而在FS/2-Fin.

获得更好性能的另一种解决方案是购买一个使用不同时钟设计的生产ADC12J4000EVM (版本A)，该设计能够以高达4 GHz的时钟速率运行。 该设计不会影响串扰或在高时钟速率下降低SFDR性能。

此致，

Jim B

感谢您的回复。 但我仍然不明白我的问题的原因。 I'v已尝试参考Clk = Lane_Rate_20 = 376MHz，核心Clk = Lane_Rate_40 = 188 MHz，如此处所述 www.ti.com/.../slau580b.pdf 章节6.3。 我仍然遇到相同的错误，我还尝试从EVM GUI更改预强调强度：当高度错误变得更频繁，但没有任何值可以清除此错误。

您好

您在这方面是否取得了进展？

您计算的参考包和核心包频率正确，但您可能没有根据需要更新分禾器。

当EVM配置为ADC CLK频率高于3100 MHz时，发送到LMK0.4828万的时钟以ADC时钟频率的1/2运行。 对于您的情况，LMK0.4828万时钟将为3760/2=1880 MHz1880 MHz。 LMK分频器需要针对该输入频率进行配置，因此分频器为5和10，而不是您所期望的10和20。

此致，

Jim B

你好，Jim

现在我在3100工作，如果您谈到这一点，我已经尝试更换分隔板：

1.转至LMK0.4828万地址0x110，在写入数据框中输入“5”，然后单击“写入寄存器”
按钮。
2.单击Read Register (读取注册)按钮并验证是否已读回“5”。
3.转至地址0x100，执行读取寄存器并验证值“A”是否已读回。 如果不是，请写入该值
此地址。

这来自 http://www.ti.com/lit/ug/slau580b/slau580b.pdf

这无助于事。

你好，Jim！

我还尝试了Rev.A，结果相同...

我执行了相同的步骤：

1)设置跳线kc705 JTAG

2)在adc12j4000evm GUI中按Program clock 4000 MSPS

3)从GUI将lmk reg 0x110设置为5

4)程序vcu108

我的JESD块的参数：

默认sysref始终= sysref始终关闭

抢着

F 8.

K 4.

重新同步时需要默认sysref =>不需要sysref

线路速率8Gbps

参考时钟400MHz

PLL类型Cpll.

块设计为：

在附加控制收发器端口gt_rxpolarity =255 (更改所有通道极性)

约束：

set_property package_PIN R9 [GET_PORTSREFCLK_p]

set_property package_PIN AY9 [GET_PORTSglblclk_p]
Set_Property IOSTANDARD LVDS [GET_PORTSglblclk_p]

set_property package_PIN K2 [GET_PORTS{RXP[0]}]
set_property package_PIN H2 [GET_PORTS{RXP[1]}]
set_property package_PIN F2 [GET_PORTS{RXP[2]}}
set_property package_PIN D2 [GET_PORTS{RXP[3]}]
set_property package_PIN T2 [GET_PORTS{RXP[4]}}
set_property package_PIN R4 [GET_PORTS{RXP[5]}]
set_property package_PIN P2 [GET_PORTS{RXP[6]}]
set_property package_PIN M2 [GET_PORTS{RXP[7]}]

#同步
set_property -dict｛package_PIN BF10 IOSTANDARD LVDS｝[GET_PORTSRX_syncp]
set_property package_PIN AJ13 [GET_PORTS_alt_sync]
Set_Property IOSTANDARD LVCMOS18 [GET_PORTSRX_alt_SYNC](设置属性IOSTANDARD LVCMOS18 [GET_PORTS_ALT_SYNC]

set_property package_PIN K14 [GET_PORTSRX_lmk_sync]
Set_Property IOSTANDARD LVCMOS18 [GET_PORTSRX_lmk_SYNC]

# sysref
set_property package_PIN BD8 [GET_PORTSsysrefp]
Set_Property IOSTANDARD LVDS [GET_PORTSsysrefp]

#内核时钟= 200MHz

create_clock -period 5.000 -name glblclk_p -waveform｛0.000 2.500 ｝[GET_PORTSglblclk_p]

并且我在Rx_frame_error总线上得到了不常见的非零值

我真的不明白我做错了什么…

e2e.ti.com/.../captured_5F00_data.zip

这是Vivado示波器的波形

在Rx_frame_error之前有弥散和不可注释的非零信号

SYNC_SE和LMK0.4828万_SYNC以及差分同步(来自ADC EVM电路板原理图的名称)是否连接到同一驱动器？