请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
部件号：DAC38J82 尊敬的先生：
我们正在DACCLK上使用DAC38J82 - 2.4GHz，绕过DAC PLL。 速率-半速率，插值- x2。 线路速率- 6Gbps
我的SerDes参考克分频器是4。所以Serdes参考频率是600MHz，多普勒因子是5。 因此，串行PLL输出频率为3Gbps，即线路速率的一半。
现在，我将DACCLK更改为840MHz，线路速率=4.2Gbps。将SerDes参考时钟分配器更改为2，-参考时钟为420MHz，MPY -5 以满足半速率的要求。
在这种情况下，SYNC不是断言(如，高)。 它是连续切换的，而在2.4GHz同步中则是连续的高。
除了更改SerDes参考除法值之外，还可以更改任何其它配置。
我的疑虑，
1.如何计算jesdclk-div值？
2.甚么是总线宽度？
此致，
Jaya Bharath
