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[参考译文] DAC38J82EVM：在FPGA中未检测到SYSREF

admin
Guru**** 2587365 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/641974/dac38j82evm-sysref-not-detected-in-fpga

部件号：DAC38J82EVM
主题中讨论的其他部件：TSW14J10EVM

我已使用以下配置配置了DAC：

GUI：

通道：8，插值：4，源时钟：板载

MFKS：8，2，1，20，2

时钟输出：

 Clkout 0.1：除法器：16

 Clkout 12，13：除法器：16

FPGA (KC 705)：

 TX_SYSREF_CTRL_REG，0x1.0001万

 TX_K_REG，0x13

 TX_F_REG，0x0

TX_SCRAMBL_REG，0x0

我认为FPGA端的状态为：

TX_SUBCLASS_REG 0x0.0001万
TX_SYNC_STAT_REG 0x0.0001万
TX_ERROR_STAT_REG1 0x0万

GUI端没有警报，但是我没有获得FPGA上的SYSREF事件。 我也没有获得JESD_TREADY信号来传输数据

在哪里可以获得如何使用一些基本参数正确设置的详细信息

提前感谢。

  • 0
    TI__Guru**** 2587365 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    你好，Deepak
    您是否正在使用高速数据转换器Pro软件和提供的固件来配置和控制KC-705板？
    您是否遵循了DAC GUI上的快速启动配置顺序步骤1，2，3？
    由于感恩节假期，大多数人在周四和周五不在办公室。
    请提供所需信息，周一工作结束前有人会回复。
    此致，
    Jim B
  • 0
    TI__Guru**** 2587365 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Jim，

    不，我正在创建新的JESD接口以连接到EVM，但是我正在使用KC-705板。
    是的，我正在按照slau547b中给出的EVM配置步骤进行操作。
    我还尝试了具有1228MSPS数据速率的8个通道用于DAC，内插值为1。 这使得FPGA时钟频率为153 MHz
    当我设置ALARM_ZERO JESD_DATA时，我收到FIFO为空错误。 但是，我不知道如何验证同步。

    我看到在FPGA中检测到SYSREF时钟和全局时钟，但FPGA中没有SYSREF事件捕获。 这可能是没有TREADY信号的原因。

    谢谢！
  • 0
    TI__Guru**** 2587365 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Deepak，

    您似乎没有使用TSW14J10EVM并将DAC EVM直接连接到KC705，对吗？ 仅供参考，KC705只有4条SerDes车道，因此您无法在8车道模式下操作。 如果您遵循slau547b，则KC705使用的时钟设置可能是错误的。 下载TSW14J10EVM用户指南，因为它将提供您尝试完成的任务的更好示例。

    此致，

    Jim  

  • 0
    TI__Guru**** 2587365 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    是的，我没有使用TSW14J10EVM。 我直接将FPGA板(基于KC 705)连接到DAC板。根据用户指南，我尝试了以下配置：

    设备 38J82

    DAC数据输入速率184.32

    SerDes Lanes：2.

    插值；2.

    SerDes LineRate：3686.4 MBps

    DAC输出速率：368.64 MSPS

    FPGA时钟：184.32 MHz

    FPGARef_clk (clkout0_1)：分隔线：10

    FPGA全局时钟(clkout12_13)：分频器：20

    JESD的状态如FPGA所示

    TX_SCRAMBL_REG 0x0万

    TX_SYSREF_CTRL_REG 0x1.0001万

    TX_ILA_MULTI_REG 0x0.0003万

    TX_TEST_MODE_REG 0x0万

    TX_ERROR_STAT_REG0 0x0万

    TX_F_REG 0x0万

    TX_K_REG 0x0.0013万

    TX_Lanes_REG 0x0.0003万

    TX_SUBCLASS_REG 0x0.0002万

    TX_SYNC_STAT_REG 0x0.0001万

    TX_ERROR_STAT_REG1 0x0万

    在FPGA中仍然看不到SYSREF同步位。

    如何从DAC确认JESD是否同步？

    谢谢

  • 0
    TI__Guru**** 2587365 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Deepak，

    您的LMF设置是什么？

    此致，

    Jim
  • 0
    TI__Guru**** 2587365 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Jim，

    DAC GUI：-----------
    DAC数据输入速率184.32
    SerDes Lanes：2.
    插值；2.
    SerDes线路速率：1843.2 MBps
    DAC输出速率：184.3 MSPS
    FPGA时钟：184.32 MHz
    FPGARef_clk (clkout0_1)：分隔线：10
    FPGA全局时钟(clkout12_13)：分频器：10
    LMFK = 2，2，2，10，1，加扰=关闭(与默认设置相同)

    子类：1.

    FPGA设置：---
    TX_SCRAMBL_REG 0x0万
    TX_SYSREF_CTRL_REG 0x1.0001万
    TX_ILA_MULTI_REG 0x0.0003万
    TX_TEST_MODE_REG 0x0万
    TX_ERROR_STAT_REG0 0x0万
    TX_F_REG 0x0.0001万

    TX_ILA_MULTI_REG 0x0.0001万
    TX_K_REG 0x0.0009万
    TX_Lanes_REG 0x0.0003万
    TX_SUBCLASS_REG 0x0.0001万
    TX_SYNC_STAT_REG 0x0.0001万
    TX_ERROR_STAT_REG1 0x0万

    在FPGA中，我使用了K= 10-1 = 9，F=2-1=1。

    如果有任何差异，请告诉我。

    谢谢

  • 0
    TI__Guru**** 2587365 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Deepak，

    由于插值=2，DAC输出速率将是输入数据速率的两倍。 所以这个时钟需要368.64MHz。 Xilinx ref clk = 184.32 ，核心clk = 92.16MHz。 如果在  外部时钟模式下使用DAC EVM，请提供368.64MHz时钟，并使用以下分隔器：

    DAC CLK div按1

    参考CLK div按2

    核心clk div按4

    此致，

    Jim   

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    TI__Guru**** 2587365 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，Jim，

    感谢您的更新。 我正在使用板载时钟。 DAC时钟分配器是否已自动配置，因为它设置为8？ 我已为REF_CLK =16和FPGA_clk (core)=32设置了分隔线

    DAC GUI：-----------
    DAC数据输入速率184.32
    SerDes Lanes：2.
    插值；2.
    SerDes线路速率：3686.4 MBps
    DAC输出速率：368.6 MSPS
    FPGA时钟：92.16 MHz
    LMFK = 2，2，2，10，1，加扰=关闭(与默认设置相同)

    在FPGA端，我仍然只能看到同步信号：

    TX_SYNC_STAT_REG 0x0.0001万

    此外，我还可以看到TX_SYNC。 在JESD204内核的输入中，我仍然看不到SYSREF同步(即使在GUI中使用步骤3对SYSREF进行了三角操作后)和S_AXS_TX_TREADY

    DAC GUI警报不会在检测到的通道上显示错误。

    我看到的另一个问题是在GUI设置过程中，重置DAC内核(步骤2)，甚至不设置TX_SYNC。

    谢谢！

  • 0
    TI__Guru**** 2587365 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    e2e.ti.com/.../1423.DAC37J82_5F00_222_5F00_KC705.pptxDeepak，

    我建议您使用随附的示例使您的设置正常工作。 一旦建立了链路并从DAC接收到正确的输出，您就可以开始调整参数以满足您的需要。 您如何验证是否从KC705中发送了正确的数据？ 您是否在使用Chipscope？

    此致，

    Jim

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    TI__Guru**** 2587365 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Jim，

    它帮助我了解到这已经在工作了。 但是，SYSREF脉冲/连续脉冲被选择或触发，这导致无法检测SYSREF同步。
    我注意到的另一个问题是，如果我按DAC重置(步骤2)，同步将变低，永远不会恢复。 我还在想数据连接。

    非常感谢您的迅速响应。