[参考译文] ADS1174：菊花链：时间限制和时钟图

您好Matthieu，

感谢您的帖子！ 这是否与 Simon的帖子有关？

在“样本孔径匹配”一节中，我们指的是ADC输入处的调制器采样频率。 每个通道中的调制器都在运行相同的主时钟分离版本(精确的比率取决于模式设置)。 ADS1174将具有与24位版本ADS1274相同的典型孔径延迟，后者约为500ps (该数据表最近更新了)。 每个ADS1174器件中的通道将自动同步到该典型光圈延迟内的相同调制器时钟周期。

但是，一个ADS1174器件所看到的精确孔径延迟可能与同一菊花链中的另一个ADS1174不同。 只要您将它们各自的/SYNC引脚脉冲在一起，就可以期望它们在一个主CLK周期内同步。 这假定您的布局在一个板上的CLK到达ADS1174和CLK到达另一个板上的ADS1174之间不会造成明显的延迟。

设置时间只是SCLK上升沿锁定数据之前下一位有效所需的时间。 此延迟不会影响频道同步。 唯一需要注意的是，如果您的SCLK不干净或存在过多的歪斜，则可能会导致您从链中的设备读取错误数据。 否则，当您从主ADS1174的DOUT1读取数据时，不应注意到多个设备的数据之间的任何中断或延迟。

我认为DOUT部分中可能有一个拼写错误，描述了MSB传播到DOUT。 如果我没有记错的话，正是FSYNC的上升沿移出MSB (与ADS1274数据表中的说明相匹配)。 根据正时图，SCLK的下降沿应与FSYNC的上升沿同步。 随后SCLK的上升边缘将锁定在MSB中。

此致，

您好Ryan：

非常感谢您的回答！ 我认为我的问题和西蒙的问题只是部分相关。 我认为他更希望将多个ADS1174与不同板上不同GPS设备生成的时钟信号同步。 我的问题更多地是关于同步多个ADC与相同的CLK信号，但两者之间存在显著延迟。

您的帖子有助于理解许多内容，但我仍有疑问。

[引用user="Ryan Andrews"]

这假定您的布局在一 个板上的CLK到达ADS1174和CLK到达 另一个板上的ADS1174之间不会造成明显的延迟。

[/引述]

实际上，我正在尝试定义两个板之间可以使用的最大电缆长度，即两个(或更多) ADS1174 (DIN/DOUT，CLK，SYNC)上的信号之间可能发生的最大延迟。 我认为这种延迟应该是时钟周期的一小部分？

关于答案的最后一段， ADS1174数据表第8页上的计时特性显示 t_MSBPD为"FSYNC上升边缘到DOUT MSB有效(传播延迟)"。 所以我认为你是对的，在DOUT部分可能有一个拼写错误。

此致，

Matthieu

您好，Matthieu，

感谢您的澄清。 我仍然对您要实现的设置有一些疑问。

您是否以菊花链方式连接两个或多个设备，并且它们之间的距离很远？ 或者，您是否以菊花链方式将本地设备组连接在一起，但设备组之间的距离可能很远，您希望它们都是同步的？ 所有设备是否使用相同的SPI总线？ 如果可以，请分享一个方框图，说明您计划如何在系统中相对于彼此和主机MCU排列ADS1174器件。

不同设备通道之间的孔径延迟将取决于其各自CLK信号到达之间的延迟。 FSYNC，CLK和SCLK应来自相同的源并保持同步(CLK和SCLK下降沿与FSYNC上升沿对齐)，因此只要它们各自的迹线长度匹配良好，就不会出现问题。

使用菊花链式设备时需要注意的主要延迟是DIN (TDIST和tDIHD)的设置和保持时间。 只要相邻设备的DIN和DOUT之间的迹线保持较短，您就不必担心会损坏下游设备的数据。

此致，

您好，Ryan：

感谢您的回答。

[引用user="Ryan Andrews"]

您是否以菊花链方式连接两个或多个设备，并且它们之间的距离很远？  

[/引述]

是的，完全正确。 我正在尝试评估两个或多个ADS1174之间的最大距离是多少。 下面是我所讨论的设置的方框图。 所有设备都使用 长度为d (大于1.5米)的电缆连接在一起， 因此设备C和B之间有一根电缆，设备B和A之间有一根电缆。时钟在设备A中生成，并通过电缆发送到另一设备。  电缆会在信号传输中造成严重延迟，但如果此延迟与时钟周期相比保持足够短，则不会影响系统的运行？ 您在上一篇文章中说过，菊花链式设备的关键计时是DIN (TDIST和tDIHD)的设置和保持时间，因此只要遵守这些计时，以下系统应该工作，对吗？ 此外，这是否意味着降低时钟频率应允许进一步增加电缆长度？

配置为：帧同步，TDM，固定数据位置。  

衷心感谢您的帮助。

此致，

Matthieu