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[参考译文] ADC12D1600QML-SP：在非DES模式下，四路子转换器类似Spur

admin
Guru**** 2386620 points
Other Parts Discussed in Thread: ADC12D1620QML-SP, ADC12D1600QML-SP
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/631450/adc12d1600qml-sp-quad-sub-converter-like-spurs-in-non-des-mode

部件号：ADC12D1600QML-SP
主题中讨论的其他部件：ADC12D1620QML-SP，

您好，

我在接收器应用程序中使用ADC12D1600QML，其中：

采样率(FS)为1280 MHz；
输入音(Fin)为539.9 MHz (低于满刻度~3 dB)
使用多路复用器(2：1)模式；
使用非DES模式；
校准运行如数据表中所示

收集的数据显示由于DCLK耦合而预期的FS/4正频(320 MHz)。  不过，我们也在FS/4+Fin和FS/4-Fin.  这些spurs似乎与四子转换器操作(DES模式下的e.g.running)一致，但我不确定它们为什么出现在非DES配置中。  输入音经过过滤，使所有谐波/脉冲均为-75 dBc。  以下是来自I通道的原始FFT数据的"代表性"图解。  

 我们希望能就FS/4+Fin和FS/4-Fin为何采用非DES模式的问题提出任何想法。  

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    TI__Guru**** 2386620 points
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    你好Daniel
    在FS/4+/-Fin的配置下，我不会看到大量的能量。
    我将在工作台上设置类似的内容，并提供我所见内容的FFT。
    如果您使用扩展控制模式，是否可以共享配置PIN的状态以及正在加载的所有寄存器设置？
    谢谢！
    Jim B
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    TI__Guru**** 2386620 points
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    您好，Jim：

    感谢您的快速响应。  我将收集这些信息并将其发送给您。  是的，我们将ECM用于此应用程序。

    丹

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    TI__Guru**** 2386620 points
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    您好Dan

    这是一个比较图。 这是使用ADC12D1620QML-SP而不是ADC12D1600QML-SP进行的。 在这种情况下，我肯定看不到FS/4+/-Fin有任何大的毛刺。

    关于ECM寄存器设置，需要注意这些空间设备的一点。 对于使用ECM模式的ADC12D16x0QML-SP器件，您需要在ECM模式下加电后写入所有ADC寄存器，或者使用ECEb逻辑输入引脚从非ECM模式切换到ECM模式。 必须使用其中一种方法来设置所有寄存器的默认状态。

    如果您没有设置所有寄存器的默认值，然后进行校准，则可能会导致不正确的模式或校准结果。

    此致，

    Jim B

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    TI__Guru**** 2386620 points
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    Jim，

    感谢您提供有关使用ECM的图解和信息。  我们正在审查通电顺序，以确保我们正在执行此操作，并进一步了解我们何时/如何执行校准。  完成后，我将发布我们的结果/发现。

    丹

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    TI__Guru**** 2386620 points
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    Jim，

    还有几个问题。

    • 我们使用的DCLK与数据相位关系为90°。  每个数据单元中间的DCLK转换是否会影响这一点？
    • 正如您所指出的，我们使用的是1600，而不是1620 (您提供的测试数据)。  是否有任何理由相信1600和1620之间的变化会改善这种情况？  我们的意图是在未来迁移至1620，但我们目前的设计是使用1600。

    谢谢！

    丹

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    TI__Guru**** 2386620 points
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    您好Dan

    我认为DDR时钟DCLK到数据计时关系设置不会对FS/4+/-Fin正极值有重大影响。

    您的捕获FPGA是否支持在SDR模式下使用DCLK操作？ 这会将时钟能量从CLK/4更改为CLK/2，并可能对脉冲产生一些影响。

    我确实检查了1620和1600之间的差异，重新设计封装基板的原因之一是提高LSPSM模式中的交错直送性能。 我认为在非LSPSM操作模式下，这也可能会产生一些影响。

    此致，

    Jim B