This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] DAC38J84EVM:为什么我的同步在ILA期间断言?

Guru**** 2587365 points
Other Parts Discussed in Thread: DAC38J84EVM, DAC38J84

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/637882/dac38j84evm-why-does-my-sync-assert-during-ila

部件号:DAC38J84EVM
主题中讨论的其他部件: LMK0.4828万DAC38J84

我正在将DAC38J84EVM与Xilinx KCU105板连接起来。 我似乎正在输入代码组同步和ILA,但我在ILA过程中得到了类似于重新同步请求的内容。 如下所示,我的JESD TX内核再次进入代码组SYNC和ILA,之后链路似乎已启动。 我没有收到任何关于我正在使用的接收器的警报,但我在DAC输出处探测的波形不符合预期。 我正在发送锯齿图案,但示波器上的DAC输出显示出不同的内容。 我想知道这个问题是否与我在国际法协会期间看到的SYNC断言有关,或者任何有关在何处查看的线索都将受到非常感谢。

我目前检查的内容:

-我已经仔细检查了在ILA的第二个多帧中发送的配置参数,它们与GUI软件编程的参数相匹配。

-我已尝试过简短测试,但没有发现报警中的错误。

我的JESD配置如下:

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    David,

    尝试将寄存器config81的第5位和config84设置为"0",如果存在链路配置错误,该设置将不会发出重新同步。 您发送至FPGA的参考时钟的频率是多少? 您能否将测试模式发送给我们,以尝试我们的设置?  

    此致,

    Jim

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好,Jim:

    我尝试将两个寄存器都设置为0,但我仍看到重新同步。 我使用的参考时钟频率是源自评估板的184.32MHz FPGA时钟。 测试模式为0xF1,0xE2 (我记得在另一个引用此DAC评估板的文档中看到过此情况)。

    谢谢
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    e2e.ti.com/.../4421.cfgDavid

    下面是我使用您的设置与DAC EVM一起使用的配置文件。 我会尝试此操作,看看 它是否能解决问题。

    此致,

    Jim

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好,Jim:

    感谢您的回复。 遗憾的是,我得到的结果与使用配置文件之前相同。 如果这是与我的JESD设置相关的正确DAC配置,您是否知道我可能会在哪里出错?

    在FPGA方面,我的JESD TX内核采用了LMK0.4828万 (DCLKOUT0)的差分时钟对。 FPGA的差分同步来自DAC38J84 (SYNCBP),sysref来自LMK0.4828万 (SDCLKOUT1)。 我的JESD内核的线路速率和参考时钟频率与GUI上的线路速率和参考时钟频率相匹配。
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    在查看Xilinx JESD204 lounge项目后,我发现我的框架数据的顺序是错误的。 这一问题已经解决,现在一切正常。