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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/651908/ads7251-output-delay-time
您好，
我的客户检测到输出(引脚11，12)延迟，超出TD_CKO 15 nsec的数据表规格。
该值(如文件中所见)约为27 nsec。
输出通过 55Ohms的系列电阻器连接 到Artix 7 Xilinx FPGA的I/O引脚，电容负载非常小。
您对该问题的可能原因有什么想法吗？
电源电压在 限制范围内。
谢谢
Umbertoe2e.ti.com/.../ADS7251.docx
e2e.ti.com/.../4162.ADS7251.docxHiEvan7251. Evan，
客户卸下了串联电阻器，输出未连接，但结果与上一个相似；请参阅附件。
Umberto
客户无法进行DVDD更改，因为电压由固定输出调节器提供。
但他注意到，在数据表第8页中有关TD_ckdo的内容(从k上升边缘到数据输出)与第22页中出现的内容之间存在差异，在该页中，数据似乎随着k下降边缘被移出。
哪一句是正确的？
如果数据指的是下降边缘，则延迟< 15 nsec，一切正常。
您能澄清吗？
您好，Evan：
我能否获得您对上述几点的答案？ 谢谢
您好，Umberto：
我会将您安排在一封电子邮件中，与设计师联系，以了解时间规格。
