• 状态 Resolved
  • 已锁定 已锁定
  • 回复 5 回复
  • 订户 1 订户
  • 视图 781 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] ADS1278：高分辨率模式下的ADS 1278数据输出速率

admin
Guru**** 2589280 points
Other Parts Discussed in Thread: ADS1278, ADS127L01

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/648240/ads1278-ads-1278-data-out-rate-in-high-resolution-mode

部件号：ADS1278
在“线程： ADS127L01”中讨论的其他部件

您好，

我想使用ADS1278--24位Sigma delta in High Resolution mode(OSR-128)。
当CLK处于27MHz且转换时间(tCONV=1/Fdata)为512 clk周期时，数据表中提到的吞吐量为52KSPS (Fdata)。

还提到DOUT上新数据就绪(tNDR)的时间 是129次转换(tCONV)，从SYNC_N转换为高。

第一个数据输出的延迟是否为129 * tCONV？？

我从数据表 sync_n中了解到，需要设置高电压才能启动新的转换。如果是这样，这是否意味着我可以从设备获得的有效数据速率是52/129 KSPS？

  • 0
    TI__Guru**** 2589280 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好Siva：

    感谢您的帖子！

    您提到的延迟(tNDR)是数字过滤器在/sync拉高后输出已结算数据所需的设置时间。 /sync保持为低电平时，转换将停止，数字滤波器将完全重置。 您只需对/sync引脚执行一次脉冲，即可同步多个ADS1278器件的转换。 在正常操作期间，/sync可以保持高，以便ADC可以连续转换。 新数据将以配置的数据速率输出(即 52 kSPS)。

    当ADC空闲运行时，输入信号在ADC输出端出现时仍有延迟。 这称为组延迟。 对于线性相FIR滤波器(如ADS1278中的滤波器)，所有输入频率都将通过数字滤波器看到相同的延迟。 第4页给出39个转换。 同样，输入信号中的突然变化或“步进”将在滤波器的稳定时间(延迟)(即78次转换)之后，在ADC输出上显示为完全稳定。

    此致，
  • 0
    TI__Guru**** 2589280 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，Ryan：

    感谢您的回复。

    我正在使用ADC测量DAC输出(差值和放大后)。

    我想在我完成了将数据配置为代码的DAC后，确定ADC转换和捕获数据的时间。因此，我的CLK不   是一直在ADC上运行。我将在一段时间内触发CLK，SCLK模式 想要ADC转换并捕获，在这种情况下，如果我将同步连接到高(硬件中)，能否获得52 KSPS的数据DOUT？

    我认为我们需要将/sync从空闲状态启动CLK时，将其降低一次，并将其提高到高？？

    此致，

    Siva

  • 0
    TI__Guru**** 2589280 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好Siva：

    这不是ADS1278的设计用途。 如果停止发送CLK或将/sync从高到低，则在CLK再次运行且/sync返回高时，您需要等待另外129个转换。 如果最大数据速率仅为144 kSPS，则不能以这种方式达到52 kSPS。

    此部件听起来不适合您的应用。 如果您需要同时采样ADC信道，我认为我们没有其他替代方案能够在所需的稳定时间内达到52 kSPS。

    我能想到的唯一推荐器件是ADS127L01。 此设备中的低延迟过滤器可在5次转换后完全稳定(OSR =32时)或3次转换(OSR =128时)。 最大数据速率足够高，您的有效吞吐量仍可达到52 kSPS。 CLK需要自由运行，但您可以使用起始引脚控制转换。

    此致，
  • 0
    TI__Guru**** 2589280 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Ryan：
    感谢您的回复。

    如果CLK没有自由运行，并且我只在需要ADC进行转换时才给时钟供电，那么它在设备上会显示为模式更改，但我仍然可以在3次转换(对于OSR=128)+TD(FILT)时间正确后获得新的样本数据？(对于低延迟模式)
    或者，如果CLK不能自由运行，还会有其他影响。

    此致，
    Siva
  • 0
    TI__Guru**** 2589280 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好Siva：

    请原谅耽误你的时间。

    如果ADS127L01上的所有模式引脚保持相同，并且您停止发送CLK，则每当再次出现CLK时，设备将处于完全相同的模式。 设备无法识别模式更改。

    此外，当恢复CLK时，设备将完成停止CLK时进行的转换。 假设模拟输入稳定且接近以前的值，则在恢复CLK后只需丢弃一个样本。 但是，如果模拟输入可能存在明显差异，则会显示为步进输入。 在这种情况下，您需要丢弃多达5个样本(根据表3中的稳定时间)。

    实施您尝试执行的操作的最清洁方法是在停止发送CLK之前降低起始引脚。 然后，在恢复CLK后，再次将启动值提高到高位，并等待/DRDY发出低脉冲，以指示稳定的数据(参见图69)。

    此致，