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部件号：DAC5672 您好，支持团队，
我对DAC5672有疑问。
请告诉我在双总线模式下发送数据时的时钟计时。
数据表第15页的7.3 
2“双总线数据接口和定时”一节中有以下说明。
' CLKA，CLKB的上升沿必须同时出现，或在WRTA，WRTB信号上升沿之前出现。 "
如果CLK和WRT同时上升，CLK和WRT的上升边缘之间的容差是多少？
CLK和WRT的信号将由CDCLVC11xx的输出提供。
CDCLVC11xx在通道之间偏移约为50 ps。
考虑到板载信号的接线长度，我认为偏差进一步增加。
我担心从CDCLVC 11xx提供CLK和WRT。
有什么问题吗？
此致，
Tachibana先生
