您好，，ö m团队
我正在寻找一种能够帮助我实现以下目标的DAC：
DAC时钟速率:200m，输入数据速率为400m，，I Q序列交错。这样我就可以将I数据锁定在clk的上升边缘 ，并将Q数据锁定在 输入clk的以下下降边缘。
就像下图：
我不知道DAC5672是否可以实现目标，如果我使用 单总线交错模式。
如果不能，我想知道您能知道哪种DAC芯片可以实现我的设计目标。
感谢您的回复。但是我仍有一些问题。从 数据表中绘制的单总线交错模式操作如下所示。
在图中，Select IQ Rate (选择IQ率)是CLK的一半。 在我的项目中，我需要将I数据锁定在clk的上升边缘 ，并将Q数据锁定在 输入clk的以下下降边缘。 这意味着Select IQ Rate (选择IQ速率)应与输入时钟相同。是否可行，请保持Select IQ Rate (选择IQ速率)与输入时钟相同。
另一个问题来自数据表，它告诉我们"。边缘触发的触发器将A和B通道输入字锁定在写入输入(WRTIQ)的上升边缘。 此数据将提供给写入输入的以下下降沿上的A和B-DAC闩锁。 DAC5672A时钟输入在呈现给DAC闩锁之前被除以2的系数"。 A和B DAC将输入数据锁定在写入输入的下降边缘，它如何实现我的设计目标。
