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[参考译文] DAC38J82：同步信号的行为

admin
Guru**** 1825390 points
Other Parts Discussed in Thread: DAC38J82, DAC38J82EVM
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/659557/dac38j82-the-behavior-of-the-sync-signal

部件号：DAC38J82
主题中讨论的其他部件：， TSW14J56EVM

您好，

您能告诉我DAC38J82的同步信号的行为吗？

我正在以下环境中运行DAC38J82EVM。

<conditions (条件)>
DACCLK=230.4MHz
输入采样率=230.4MSPS
插值= x4
输出采样率=921.6MSPS
LMFS = 4421
K=20

<Sequence>
(1) DAC EVM和FPGA EVM加电
(2) 230.4MHz时钟输入
(3)配置FPGA
(4)配置DAC38J82EVM
(5) ADD = 0x4A：0x0F1E→0x0F1F→0x0F01（INIT_STUE = 0000，JESD_RESET = 1）
(6)停止SYSREF
(7)从FPGA发送到DAC

我对同步信号的理解如下。

<我的理解>
序列(5)后，SYNC = H -> L
在序列(7)之后，SYNC = L -> H (达到CGS，通过ILAS并开始输出)

但事实上，它的行为如下。

<此问题>
在序列(5)之后，SYNC = H -> L -> H (发生了什么情况？)
在序列(7)后，SYNC = L -> H (达到CGS？，通过ILAS？ 和开始输出)

为什么在Sequence (5)后同步的行为会如此？
这种问题甚至发生在我的客户身上。

我认为没有问题，因为它是在Sequence (7)后正确输出的。
但这种行为与我的理解不同。
敬请您的配合。

此致，

Kaede Kudo

  • 0
    TI__Guru**** 1825390 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Kaede，

    客户是否在寄存器config81中设置了SYNC_REQUEST_ENA位？

    例如，如果设置了位0或1， 如果 发生8b/10b错误，则DAC会在短时间内发送同步低电平，以向FPGA指示发生了错误。 这符合7.6 部分中的JESD204B标准。 这就是客户看到短同步脉冲的原因。 它不会执行整个重新同步过程。 接收到此脉冲后，FPGA可以决定是执行重新同步循环还是忽略此错误。 如果FPGA进入重新同步周期，它将发送恒定的K 28.5 字符流，这将导致DAC发送低同步并保持低同步，直到CGS完成。

    您可以通过取消选择此寄存器中的所有位来查看是否仍然出现这种情况。

    此致，

    Jim

  • 0
    TI__Guru**** 1825390 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Jim，

    感谢您的合作。
    很抱歉回复被延误了。

    我知道短同步脉冲表示发生了错误。

    请告诉我更多信息吗？
    我正在对DAC38J82EVM进行如下评估：

    环境
    DAC38J82EVM + TSW14J56EVM

    <conditions (条件)>
    DACCLK=230.4MHz
    输入采样率=230.4MSPS
    插值= x4
    输出采样率=921.6MSPS
    LMFS = 4421
    K=20

    <Sequence>
    (1) DAC38J82EVM和TSW14J56EVM通电
    (2) 230.4MHz时钟输入
    (3)下载固件(HSDC Pro)
    (4)配置DAC38J82EVM (DAC3XJ8X GUI)
    (5) ADD = 0x4A：0x0F1E→0x0F1F→0x0F01（INIT_STUE = 0000，JESD_RESET = 1）
    (6)停止SYSREF
    (7)从TSW14J56EVM发送到DAC (按下'发送'按钮@HSDC pro)

    序列(5)后，同步= H -> L -> H (短脉冲)
    在Sequence (7)后，SYNC = H -> L -> H，输出开始。  
    此操作目前是否也是JESD204B的标准？

    在序列(3)中下载不同固件时，在序列(5)后，SYNC = H -> L -> H
    是否也提供此功能？

    此致，

    Kaede Kudo

  • 0
    TI__Guru**** 1825390 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Kaede，

    您写入的序列与GUI的操作不匹配。 GUI将写入0x4A：0x0F20，0xF3E，0x0F3F，然后0x0F21。 在遵循此顺序时，我从未看到过短暂的同步脉冲。 根据JESD标准，在重新初始化DAC之前，应让TSW发送数据。 在TSW发送数据且DAC处于初始化状态后，您将发出SYSREF脉冲以使所有内容同步并启动链接。

    此致，

    Jim