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部件号：ADS54J42 我们遇到了一个问题，即在配置中，当我们只使用8个可用JESD通道中的4个通道时，当为具有400MHz的ADC计时时，在读取中接收到的高100MHz信号。
当我们尝试使用频谱分析仪查找100MHz的信号源时，我们看到电路中间有一个强100MHz的发射信号，而未使用的JESD通道上有一个非常强的100MHz发射信号。
我们是否应该以任何方式终止未使用的车道，或者可能会使其变土？ 由于数据表中没有说明要做什么，并且我们发现的所有示例设计始终将所有通道连接到FPGA或类似设备，因此它们保持打开状态。
您是否对通常导致此类问题的原因有任何建议？
我们有一个100MHz，与400MHz时钟同步的ADC，它存在于我们的板上，接收FPGA被100MHz锁定，即SYSREF是使用此FPGA时钟和SPI通信创建的。
