您好，
如标题所述，我正在尝试使用Artix-7 FPGA生成锯齿波。 我正在使用单端时钟驱动DAC，并遵循了模块数据表中有关单端时钟配置的说明。 遗憾的是，我在输出引脚上看不到任何内容。 我已验证FPGA的数据和时钟是否正确，芯片的PLLLOCK指示器也是如此。 我希望与工程师交谈，以便我们可以解决这个问题。
谢谢大家，
Toby Jones
大家好，
我已返回此帖子添加一些其他信息。 随附一些示波器屏幕抓图，第一个是外部时钟信号，第二个是PLLLOCK信号。 我还附上了一份电子表格，在其中测试了DAC芯片上的每个针脚状态，并根据我的假设对其进行了测试。 也许有人可以在工作台上识别我的配置中的错误？
非常感谢，
Toby Jones
图像：
电子表格：
| 终端功能 | |||||
| 终端名称 | 端子编号 | I/O | 说明 | 假设 | 正确吗？ |
| A接地 | 37，41，44 | 一 | 模拟接地回路 | 接地 | 是的 |
| AVDD | 45，46 | 一 | 模拟电源电压 | 3V3 | 是的 |
| BIASJ | 40. | O | 满刻度输出电流偏压 | 1v2 | 是的 |
| CLK | 29. | 一 | 外部时钟输入 | 1kHz方形 | 是的 |
| CLKC | 30. | 一 | 补充外部时钟输入 | 高 | 是的 |
| CLKGND | 31. | 一 | 内部时钟缓冲器的接地回路 | 接地 | 是的 |
| CLKVDD | 32岁 | 一 | 内部时钟缓冲器电源电压 | 3V3 | 是的 |
| D[13..0] | 3...16. | 一 | 数据位0至13 D13是最重要的数据位(MSB) d0是最低有效数据位(LSB) |
||
| DIV[1..0] | 27，28. | 一 | PLL预分频器除法比设置 | 低，低 | 是的 |
| 接地 | 1，2，19，24 | 一 | 数字接地回路 | 接地 | 是的 |
| DVDD | 21，47，48 | 一 | 数字电源电压 | 1v8. | 是的 |
| EXTIO | 39. | O | 当内部参考被禁用时(即EXTLO连接到AVDD)，用作外部参考输入。 当EXTLO = AGND时，用作内部参考输出，需要到AGND的0.1 至UF去耦电容器 当用作参考输出时。 |
1v2 | 是的 |
| EXTLO | 38. | 一 | 有关内部参考，请连接至AGND。 连接到AVDD以禁用内部参考。 | 接地 | 是的 |
| HP1 | 17. | 一 | 滤波器1高通设置。 活动高电压。 | 低 | 是的 |
| HP2 | 18. | 一 | 滤波器2高通设置。 活动高电压。 | 低 | 是的 |
| IOGND | 20. | 一 | 输入数字接地回路 | 接地 | 是的 |
| IODVDD | 22. | 一 | 输入数字电源电压 | 1v8. | 是的 |
| IOUT1 | 43. | O | DAC电流输出。 当所有输入位均设置为1时，满刻度 | 输出 波形 |
否 |
| IOUT2 | 42. | O | DAC补充电流输出。 所有输入位均为0时的满刻度 | !输出 波形 |
否 |
| LPF | 35. | 一 | PLL环路滤波器连接 | 低 | 是的 |
| PLLGND | 33. | 一 | 内部PLL的接地回路 | 接地 | 是的 |
| PLLLOCK | 25. | O | PLL锁定状态位。 PLL在高电压时锁定到输入时钟。 提供等于数据速率的输出时钟 当PLL被禁用时。 |
CLK/2 | 是的 |
| PLLVDD | 34. | 一 | 内部PLL电源电压。 连接到PLLGND以禁用PLL时钟倍增器。 | 3V3 | 是的 |
| 重置 | 26. | 一 | 重置内部寄存器。 活动高电压 | 低 | 是的 |
| 睡眠 | 36. | 一 | 异步硬件断电输入。 活动高电压。 内部下拉。 | 低 | 是的 |
| 4倍 | 23. | 一 | 4倍插值模式。 活动高电压。 连接到DGND时，滤波器1被旁路。 | 低 | 是的 |
