请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
您好，
我有一个问题，需要在数学上证明，当我延迟地向数据转换器注入时钟时，与单端情况相比，我可以获得更好的数据采集性能。 是否有人能向我介绍相关的技术文档？ 第二个问题是，我猜数据转换器的时钟分配路径，特别是路径中的差分放大器，对采样性能的优点有着重大影响，如输出有效值抖动。 我认为CMRR可能是一个与我的案例相关的数学定义参数，但此参数测量值是否在任何ADC或DAC数据表中报告？ 事实上，我需要了解我的应用抗扰性范围，以便根据SNR或输出rms抖动等性能参数将差分或单端时钟应用到数据转换器。
此致
莫哈姆
