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[参考译文] ADS131A04:杂散音调/限制周期问题

Guru**** 1810440 points
Other Parts Discussed in Thread: ADS131A04, INA827, TM4C1294NCPDT, REF5045
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/666617/ads131a04-problems-with-spurious-tones-limit-cycles

部件号:ADS131A04
主题中讨论的其他部件: INA827TM4C1294NCPDTREF5045

尊敬的各位:

我正在使用4通道 Δ-Σ ADC的ADS131A04应变仪放大器设计。 对于我的应用,总共需要12个通道,但板面积有限,因此我设计了一个具有4个通道的小型可堆叠板。 其中三块板插入主电路板,带有用于信号处理的TM4C1294NCPDT。 通过SPI读出ADC的效果非常好。 但是,在检查信号时,我注意到一些ADC的所有4个通道都存在奇怪的干扰,其形式为低频振荡,每隔几秒定期发生一次。 信号向上摆动至0.5 -2mVpp,然后再次淡出。 由于来自应变仪放大器(INA827)的测量信号也在mV水平上,因此这种干扰是不可取的。 由于其性质,我相信也不可能过滤。

我怀疑我看到的是真伪声调/Δ-Σ ADC的限制周期。 这是因为当我更改ADS131的调制器采样速率时,在给定期间内获得的干扰数会相应地进行标度。 更改调制器与输出采样率的比率时,干扰的特性会发生变化。 图中的Y轴以V为单位,时间刻度以秒为单位。

鉴于我的假设是正确的,仍有一些我不理解的影响:

  1. 如果只插入主板上的一个小板,则不会发生干扰。
  2. 每3块板中就有一块不会显示主板上任何可能的单个板组合的干扰。
  3. 将其中一个"坏"板与"好"板结合会导致不同形式的干扰。
  4. 将这两个"坏"的插座结合在一起总是会产生我所批评的干扰,但特性会稍有变化,具体取决于主板上使用的插座。
  5. 正如您在图片中所观察到的,干扰会在电路板之间的时间上发生变化,并且会以某种方式"镜像"

1)可能是由于添加另一个板时电源电流/电容增加而导致的整体噪声级别变化所致。

2)可能是由于生产过程中的变化(?)

至于其他效果,我不知道。 我们非常感谢您提供任何建议/帮助/意见。 我需要知道干扰的来源以及避免干扰的策略,然后再制造更多的PCB,而这些PCB最终对我的应用毫无用处。

每个正ADC通道的输入来自INA827仪表放大器的输出级。 负极输入连接到接地。 ADS131的AVCC/AVSS和IOVDD/IOVSS绑定到同一电源。 使用(非缓冲)外部电压参考REF5045。 图中的相关部分随附,供您参考。

由于这是我的第一个职位,我希望我提供所有必要的细节。 如果您需要了解有关电路,系统设置,电源或其他方面的其他信息,请告诉我。

e2e.ti.com/.../schematic_5F00_small_5F00_board_5F00_ina.pdf

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    忘记上传ADC schemactic,抱歉。 e2e.ti.com/.../schematic_5F00_small_5F00_board_5F00_adc.pdf

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    您好,Alexander,

    感谢您对我们的ADS131A04的关注!

    乍一看,从接口端看,似乎有一些东西耦合到模拟输入上,无论是主CLK输入,/DRDY,SPI线路还是其他。 只是为了排除一些可能性,您是否在这些捕获过程中除了读取数据(即检查登记簿)之外做了其他事情?

    我将仔细查看您的示意图,看看我是否可以提出其他建议。

    此致,

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    您好,Alexander,

    我还想了几个问题:

    两种情况下如何配置CLK1? 对于Fdata = 100 Hz,我假设CLK1 = 0x04? 如果Fdata = 1 kHz,则您的内部时钟(fICLK)将以1 kHz * 4096 * 4 = 16.384 MHz (CLK2 = 0x40)运行。 但是,外部时钟显示16.384 MHz。 请记住,对于CLK1[7:5],最大fICLK为12.5 MHz,fCLKIN和fICLK之间的最小比率为2。

    当您将多个电路板连接到TIVA主板时,您如何共享接地? 它们是否与主板上的一个公共点建立了星形连接?

    此外,您是通过每个ADC的单独接口并行读取数据,还是以菊花链方式将设备连接在一起? 问题是出在ADC板上,还是出在您用于连接TIVA主板的端口上?

    此致,
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    您好,Ryan:

    非常感谢您的回复!

    两种情况下,CLK1都是0x04,因此在第二种情况下,闪存模块= 512kHz ,Fdata = 125 Hz,对此表示抱歉。

    接地通过TIVA主板的底层接地平面连接。

    每个ADC都使用单独的SPI接口读取。 数据读取由!DRDY引脚触发,并且在采样过程中没有设置/读取其它ADC寄存器。 3块板中只有2块板出现此问题,无论我在TIVA主板上使用的端口是什么。 但是,它的特征(失真频率,周期和振幅)会略有不同,具体取决于端口。 我在TIVA主板上尝试了所有可能的组合。

    此致,

    亚历山大

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    更新:

    我换用了一个没有显示干扰的主板的ADC与“嘈杂”主板的ADC。
    噪声仍在电路板上局部化,因此ADC本身可能没有任何问题,我观察到的干扰不是由限制周期(?)引起的。

    我想问题是不正确的布局,特别是在接地方面。 小板有2个接地平面(一个在顶部,一个在底部)。 它们通过电路板顶部和底部的引脚管座连接到TIVA主板接地平面。

    不是专业的PCB设计人员,布局绝对不理想。 但这是不是问题? 接地问题是否会导致我观察到的干扰,或者您认为这是其他问题?

    我也可以上传版式供您检查是否必要。
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    您好,Alexander,

    我很高兴您找到了一些有关根本原因的线索! PCB布局肯定会在您的系统中引入奇怪的异常,特别是接地。 两个主板之间的PCB设计是否不同?

    如果您在顶部和底部层使用地面平面,则应将它们与多个位置的通孔"缝合"在一起,以使它们的潜力尽可能接近。 您是否还有内部接地平面? 使用内部接地平面也有助于提高噪声性能,尤其是当该层基本上保持完好且被其他迹线所中断时。

    时钟和接口线路等高频信号的路由也发挥着重要作用。 尽量将这些信号与敏感的模拟电路分开。 这些信号上的小型R-C滤波器有时可以通过稍微调整信号边缘并去除较高频率的内容来提供帮助。

    增加模拟和数字电源上的去耦电容器是另一种使嘈杂系统静音的方法。 在您的下一个布局中,尝试为附加的去耦合帽做准备。 我通常在每个电源引脚旁边使用较小的0.1uF保护罩,在模拟和数字电源附近使用1uF保护罩。

    关于限制周期的可能性,我认为我们不会或从未发现过使用ADS131A04的这种现象。

    此致,