• 状态 Resolved
  • 已锁定 已锁定
  • 回复 3 回复
  • 订户 1 订户
  • 视图 710 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] ADC12DJ3200EVM：REFCLK和RX_CORE时钟信号

admin
Guru**** 2604395 points
Other Parts Discussed in Thread: ADC12DJ3200EVM

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/666936/adc12dj3200evm-refclk-and-rx_core_clock-clock-signals

部件号：ADC12DJ3200EVM

你(们)好

ADC12DJ3200EVM具有两个相同的REFCLK -在D4/D5和G6/GT上，是否正确？

我使用Kintex 7 FPGA和JMODE 0和5 GSPS，因此它意味着线速= 10Gb/s？ (R (Fbit/Fclk)= 4)，REFCLK =线性比率/40 = 250 MHz， Rx_core_clock 是线性比率/20 = 125 MHz，它是否也是核心？

感谢您的回复。

Tomas

  • 0
    TI__Guru**** 2604395 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Tomas，

    如果您计划将ADC12DJ3200EVM与KC705平台配合使用，JMODE0将不起作用，因为它需要8个通道，而KC705只有4个通道可用。

    此致，

    Jim

  • 0
    TI__Guru**** 2604395 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Jim，

    感谢您的回复。

    实际上，我使用自己的Kintex-K325板 ，而不是Xilinx或Digilent评估板，我可以使用8个通道用于ADC。

    我只检查JESD204PHY IP Core的参数。

  • 0
    TI__Guru**** 2604395 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Tomas，

    在您的情况下，SerDes速率将为10Gbps。 如果SerDes速率高于3.2Gbps，则使用单独时钟时，REFCLK = lane速率/20，Rx_core_clk = lane速率/40。 REFCLK应为500MHz，Rx_core_clk应为250MHz。

    此致，

    Jim