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[参考译文] LM1.5851万：计时LM1.5851万

admin
Guru**** 657930 points
Other Parts Discussed in Thread: LMX2572, TRF3765, LMX2594, LMX2582
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/663140/lm15851-clocking-lm15851

部件号：LM1.5851万
线程中讨论的其他部件： LMK0.461万， LMX2572， LMX2582， ，LMK0.4828万， LMX2594， TRF3765

您好！ 我需要为LM1.5851万提供4GHz设备时钟+ SYSREF，以及FPGA提供其它设备时钟+ SYSREF (JESD204B系统)。 如我所见，没有合适的时钟解决方案集成到单个IC中，具有如此高的输出频率和JESD204B支持。 因此，LMK0.461万和LMX2572级联似乎是合适的。 您是否愿意对使用这些设备的时钟架构做出一些解释？ 两个时钟设备应如何连接在一起，以及如何与LM1.5851万和FPGA连接？ 什么是SYSREF信号架构？
也许有更多合适的设备，但这两种设备是由于其低功耗而被选中的。 也许您可以推荐其他设备。 提前感谢。

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    TI__Guru**** 657930 points
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    您好Vic：
    我已将您的问题发送给熟悉LM1.5851万的工程师
    此致，
    Brian
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    TI__Guru**** 657930 points
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    好的，谢谢，Brian。

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    TI__Guru**** 657930 points
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    顺便说一句。 我唯一可以选择的论坛是医学论坛。 您能帮我吗？请将此主题移至高速数据转换器论坛吗？ 谢谢。
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    TI__Guru**** 657930 points
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    vic,不要担心你是在正确的论坛,我有正确的人看这个.
    此致，
    Brian
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    TI__Guru**** 657930 points
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    您好，Vic

    下图显示了您需要完成的任务的基本概念。 需要LMK048xx设备来创建FPGA时钟和SYSREF。 如果需要该信号，它还可以创建ADC SYSREF。 LM1.5851万可以在没有SYSREF的情况下运行，但在这种情况下，既无法实现确定性系统延迟，也无法实现多设备同步。

    LMX2572是4 GHz ADC时钟源的可行选择。LMK04xxx输出必须与ADC时钟信号同步。 有多种方法可以执行此操作，最佳方法取决于所需的ADC时钟频率和所选LMK04xxx器件的VCO功能。 对于4 GHz ADC时钟，LMK0.461万可配置为在6 GHz时运行。 此时钟可拆分，以创建LMX2572以及FPGA时钟和SYSREF所需的参考时钟。

    如果LMK VCO无法提供与所需ADC时钟相关的良好频率，则可以使用下面显示的体系结构，因为它在时钟分配模式下使用LMK器件。

    LM1.5851万EVM在分配模式下使用LMK0.4828万，还利用PLL1将100 MHz VCXO同步到可选的10 MHz外部参考。 这使得数据转换器能够与其他系统器件同步。LM1.5851万EVM将TRF3765 PLL/VCO器件用于4 GHz时钟，但自该板设计以来发布的以下器件将是更好的选择：LMX2572，LMX2594，LMX2582

    LM1.5851万EVM原理图可在以下位置找到： /CFS文件/__key/communityserver-discussion-components文件/73/7750.ADC12JXXXXEVM_5F00_A01_5F00_Schematic-Prints.PDF

    此致，

    Jim B

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    TI__Guru**** 657930 points
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    非常感谢，Jim。 我将考虑您提议的两种架构。 您能帮我解决一些问题吗？ 据我了解，在JESD204B标准中，链接设备输入处的器件时钟必须对齐相位。 某些时钟可能是另一个时钟的倍数，但在某些时刻，设备时钟的上升边缘必须重合。 SYSREF信号用于识别器件时钟的上升沿，JESD链路中所有器件的本地帧时钟和多帧时钟必须与该上升沿对齐。 通过All JESD链接，这些时刻完全相同。 所以在JESD系统中，所有时钟都是相位对齐的。 我对吗？ 因此，您能否在第一个图中对LMK和LMX输出之间的相位关系给出一些评论。 据我了解，SYSREF信号在LMK中生成，并通过SYSREF中继器模式下的LMX传播。 LMX的4 GHz时钟输出和SYSREF输出处于所需的相位关系中。 此相位关系可通过LMX的SYSREF延迟电路进行调整。 我对吗？ 是否假定LMX输出哪个时钟ADC与LMK输出哪个时钟FPGA相位相关？
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    TI__Guru**** 657930 points
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    您好，Vic

    通常，以下时钟要求适用于需要确定性延迟的JESD204B子类1链路。

    1. 链路中的TX和RX设备必须分别接收具有恒定相位关系的SYSREF信号。 相位偏移只要相对恒定就可以。
    2. TX和RX设备必须分别接收一个设备时钟。 这些时钟可以是不同的频率，但必须具有整数频率比和相对恒定的相位偏移。
    3. 在每台设备上，SYSREF必须在设备时钟的同一边缘进行一致捕获。 可能需要在时钟发生器或TX或RX设备上调整设置/保持计时，以确保情况如此。

    如果满足所有3个要求，则系统中的设备将具有内部LMFC (本地多帧时钟)定时，并具有恒定相位关系，这将支持确定性延迟。

    如果您需要系统中的确定性延迟，则ADC设备时钟到SYSREF计时是最严格的要求。 您可以使用LMX2572 SYSREF中继器功能来确保DEVCLK和SYSREF与ADC之间的恒定相位对齐。 如果2 LMK输出用于LMX2572参考和SYSREF输入，则应相对妥善地控制这些信号的相对相位。 LMKxxxx数据表将提供有关输出歪斜的更多信息。

    如果需要，可使用LMX2572 SYSREF延迟功能来优化2个输出的相对定时。 ADC在SYSREF路径上也具有可调节延迟，并且计时验证功能应用于确保设置和保持计时充足。

    如果需要进行相位对齐ADC输入采样或DAC更新，某些具有多个ADC或DAC的系统可能需要更严格的计时要求。 在这些系统中，可能需要微调ADC和DAC器件时钟，以实现所需的样本对齐。 如果对这些时钟进行了微调，则SYSREF和设备时钟之间的相对时钟可能需要重新调整，以确保仍然满足设置和保持时间。

    如果不需要确定性延迟，则某些设备可能不需要SYSREF。 LM1.5851万是其中一种设备。 即使未应用SYSREF，内部LMFC也将自行生成。 但是LM1.5851万中的LMFC与FPGA数据接收器中的SYSREF和LMFC有随机相位关系。 如果您的系统属于这种情况，您只需确保FPGA器件时钟和SYSREF定时具有足够的设置和保持，而无需使用LMX2572 SYSREF中继器功能。

    我希望这会有帮助。

    此致，

    Jim B

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    TI__Guru**** 657930 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    你好，Jim。 非常感谢快速，详细的回复。 此信息对我非常有帮助。 此致，Vic。