This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/663283/ads4449-adc-specification-depending-on-clkin-type-cmos-or-lvds
尊敬的技术支持团队：
您是否有关于SFDR 等差异的一些信息，具体取决于LVCMOS (单端)或LVDS (差分)？
您推荐哪种CLKIN？
此致，
TTD
TTD，
建议以差分格式保持输入时钟，并使上升/下降时间较快。 差分格式减少了共模耦合对采样时钟引脚的影响，因为它来自板上的任何杂散(或附近)信号。 此外，如果应用了较大的时钟信号振幅，通常可以确保快速上升/下降时间。
例如，输入时钟可以是具有750mVpp差分摆动的LVDS格式。 它也可以是具有1.5Vpp差动摆幅的正弦波时钟。
也可以是具有1.6Vpp差动摆动的LVPECL时钟。
在所有这些选件中，LVPECL标准提供 更高的回转，因此上升/下降时间更快。
数据表图使用差分正弦波时钟，幅度为1.5Vpp。 数据表中有一个图表(图26)显示了影响
降低振幅(以正弦波为例)。
您可能会看到噪音 和SFDR在较低时钟振幅下降级。 噪音降级主要是由于总抖动的降级，从而降低时钟振幅。 SFDR的降解主要是由于HD2中的降解。 在较低的时钟振幅下，即使是模拟输入到时钟输入引脚的小耦合也会产生显著影响。 当输入信号与采样时钟输入耦合时，会导致HD2降级。
Jim
