1. DDC264评估板中的硬件触发器是否处于活动状态？
在按下“快速数据”后，可向J4发出的输入触发信号的振幅和形状是多少？
此评估板中未实施硬件触发模式。 因此，禁用或启用硬件触发器在数据捕获期间不会产生任何影响。
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2. 适用于64位版本Windows 7，8，10的DDC264EVM安装指南
有关安装DDC264EVM评估软件和64位版本Windows 7至10故障排除驱动程序的完整指南，请访问 ：https://e2e.ti.com/support/applications/medical/f/30/t/28.5994万
3. 同一输入通道上A侧和B侧之间的输出代码偏移的原因是什么？
这是由于电路中不同部件的内部不匹配。 只要不匹配值在偏移不匹配规格范围内，这是正常的。
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4. DDC器件上是否有任何EOL或寿命信息？
不打算废弃任何DDC零件。 TI过时政策如下所述：
http://www.ti.com/lsds/ti/quality/quality_policies_procedures/product_change_notification.page
5. 为什么DVALID信号有时与DDC264数据表规范反转？
如果没有使用DXMIT和DCLK读取数据，则这种行为是正常的。 当数据准备就绪可以读取时，DVALID为低电平。 如果数据未读出，DVALID需要在降低到低电平之前再次快速高电平，以表明数据再次准备就绪。 数据表中的数据假定在DVALID变低后不久数据就会被读取，这会导致在DXMIT被拉低且DCLK切换为读取数据时DVALID再次变高。
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6. DDC是否可用于测量电路中以10nA的顺序的泄漏电流？
DDC的输入基本上是一个虚拟GND，因此，如果泄漏路径可以通过某种方式连接到该输入，那么一定可以测量它... 另一个限制是电流必须进入设备(例如，请参阅DDC232数据表的第8页)。 要测量设备输出的电流，请参阅(其他常见问题解答的链接)。
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7. AGND是否可以与DGND短路？
请参阅设备数据表上的布局建议。
8. 您能否以菊花链方式将一个DDC114和一个DDC118设备连接起来，因为这有助于降低空间成本和大量SPI？
您应该能够将DDC118和DDC114连接在一起，但问题是数据读取困难和类似问题。 对于像这样的应用程序，我们通常会将DCLK绑定到链中的所有设备，您需要确保您密切注意，您需要将DDC118的时钟频率比DDC114的时钟频率高一倍，因为8台将为您提供两倍的信道。
这两种设备基于相同的芯片，具有相同的规格，因此如果您确实决定使用每种设备中的一种，这将有所帮助。
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该主板不能单独通过USB供电。 USB只能可靠地提供高达500mA的电流，不足以为整个主板供电。
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10. 我将为FPGA和DDC2256A使用相同的电源，并在两者之间使用必要的铁氧体磁珠。 假设我对FPGA I/O和DDC2256A DVDD_1V8使用相同的LDO输出1V8。 LDO可以承受负载电流。 由于FPGA开机顺序要求，FPGA只能在DDC2256A就绪后准备就绪。 您认为此设计在设备功能，噪音方面是否存在任何问题？
DDC2256A器件有4个电源：2.5V AVDD，-2.5V AVEE，1.8V AVDD_18和1.8V DVDD。 如果所有模拟电源(2.5V，-2.5V和1.8V)同时或在1.8V DVDD之前上升，则特定器件级别的电源顺序不会出现任何问题。
DDC2256要求RESETz和EN在通电期间保持较低水平，只有在所有电源稳定后，RESETz才会变为较高水平。 由于RESETz引脚具有一个连接DVDD的内部50K PU电阻器，因此在通电期间，RESETz信号将会很低，并且在电源上升后，RESETZ会通过PU电阻器变得很高。在通电期间，EN引脚具有一个连接到AGND的内部50K PD电阻器。 EN将为低，在电源上升后，EN将保持低，直到FPGA准备好设置EN高，然后对配置寄存器进行编程。 当EN = 0时，输出被三角测量。
11. DDC232是否有任何EVM，因为DDC264EVM似乎是最接近的产品？
遗憾的是，我们不提供用于DDC232的EVM。 以下设备提供了EVS/PDK套件：
- DDC112/DDC114
- DDC264
- DDC1128
我们推荐DDC264EVM，因为它最接近DDC232。
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12.在哪里可以找到DDC264应用电路，设计程序，电源定序和布局指南？
请参阅DDC264数据表中的第9，10和11节，了解应用和实施，电源建议和布局指南。 此信息在2016年的数据表中进行了更新，是最新的信息。
