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大家好,寻求帮助。
我尝试使用FPGA @ 200MHz驱动DAC3162。 DAC输入在每个时钟边缘从0x000切换到0xFFF,反之亦然,以检查全分辨率。
我尝试生成DAC数据(DDR格式),如图数据传输格式所示,并发送时钟信号200MHz,Vrms =0.56V
在附加的输入clk和测量的输出信号中(您也可以检查编入FPGA的FMC连接器的仿真信号)
我需要任何建议来调整内部计时的时间。 如信息所示,DAC通过FPGA进行控制。 随附从DAC3162接收到的clk以及DAC的两个输出信号。
谢谢你。
标记
Mark,您好!
只是为了确保我理解,您尝试延迟时钟以满足设置和保持时间,从而使用连接到DACEVM的FPGA进行正确采样?
Miguel,您好!
他们 尝试输出我的信号(数据传输格式图中所述的DDR格式),但他们仍然获得输出信号,而不是预期的输出信号
Mark,您好!
您能否为我提供有关他们正在使用的FPGA类型及其正在测试的信号的更多详细信息?
Miguel,您好!
用于Zedboard FPGA实验, 并尝试使用FPGA @ 200MHz驱动DAC3162。 DAC输入在每个时钟边缘从0x000切换到0xFFF,反之亦然,以检查全分辨率。 在所附的中,用于生成DAC信号的设计(图1)。 在图中,模拟结果使用了附加的设计。 图3显示了测量结果。
图1: /resize-image/__size/1000x480/__key/communityserver-discussionse-components文件/73/0753.Fig1.PNG
图3: /resize-image/__size/640x480/__key/communityserver-discussionse-components文件/73/5280.Fig3.jpg
Mark,您好!
我已将此对话脱机。 请确认您已于9月5日收到我的电子邮件
Mark,您好!
是否有任何更新?