Other Parts Discussed in Thread: ADS127L11
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部件号：ADS127L11 大家好，
我有一个关于D/S 9.1 中SPI操作的问题。1
它指出：
1.使用相位与CLK一致的SCLK；即比率为2：1，1：1，1：2， 1时04分，等等。 2.最小化SCLK和CLK之间的相位偏移(< 5 ns)。
2.最小化SCLK和CLK之间的相位偏移(< 5 ns)
问题是：
1.我们如何在默认内部时钟时生成一致的SCLK？
将寄存器从默认内部时钟更改为外部时钟时，有时不会更改设置。
此致，
YUto
