[参考译文] ADC32J45：信号依赖故障/噪音

您好，Arthur：

是否已尝试启用测试模式？ 如果没有，我建议尝试此操作以帮助隔离问题。 请告诉我们您的发现。  

此致，Amy

Amy，您好！
感谢您的提示...这无法测试，因为SPI控制端口未连接/使用！ 是的，这听起来很奇怪，但ADC的默认配置(根据数据表)非常适合我的应用，而且，我使用光纤在ADC和FPGA之间实现巨大的潜在隔离(时钟和JESD数据只有一个Tx/Rx)，并且不想为SPI添加额外的光纤。
另外，我也不认为PRBS模式会带来解决这个问题的任何消息(即使不是完全不可能)，因为数据输出流中肯定没有错误(JESD差异和“不在表中”，即使是几分钟的操作)。
此致，Artur

您好，Artur，

如果未配置SPI，是否可以确保先对ADC执行硬件重置？

此致，Amy

Amy，您好！
是的，当然。 ADC保持在PDN中，在未接收时钟("空闲状态")时由外部逻辑重置。
当时钟信号开始由FPGA传输到ADC后，释放PDN并在1毫秒后释放重置，以确保在唤醒时间后仍应用重置。 然后，在ADC发送有效的JESD数据之前，对200µs进行同步以启用逗号对齐。 此过程经过测试，工作正常。
此致，Artur

您好，Artur，

我在我们的实验室中设置了此EVM，并且能够按照您描述的方式使用TI TSW14J56进行捕获。 我确实必须对板载LMK0.4828万进行编程并确认PLL已正确锁定。 您对计时源使用什么？ 如果您向我提供有关您的输入音的更多信息，我也可以尝试在我们的实验室中复制这些信息。

此致，Amy

Amy，您好！
我使用基于Xilinx Kintex的FPGA板和一个GTX收发器与ADC进行通信。 收发器使用3.2 Gb/s，Tx链路向ADC的CLK输入发送固定20位模式11.1111万110000000000 (11万 (=0万= 160 MHz，50%占空比)，Rx从ADC接收JESD数据。 收发器的Rx端口与昏迷对齐，并进行10b8b解码(工作良好，无位错误)。 之所以选择这种"奇怪"的设置，是因为FPGA和ADC之间有一个SFP+光纤链路，用于潜在隔离。 因此，时钟由FPGA内部PLL提供，与抖动和稳定性相关的足够时钟。
如前所述，有一个时钟检测逻辑将ADC保持在复位状态，直到检测到稳定的时钟信号。

我真的想，噪音是由模拟输入电路不足或任何类型的ADC源噪音(因为它取决于信号值)引起的...？
此致
Artur

您好，Artur，

感谢您提供更多详细信息。

我们不建议使用FPGA板上的时钟。 一般而言，FPGA 时钟的抖动范围为30-50 pSec，这会导致ADC的SNR 大幅降低。  模拟输入电路可能是造成系统噪音的因素。  如果您想向我们提供您的完整示意图，但不想在 本公共论坛上发布，我们很乐意将此讨论离线 进行进一步讨论。

此致，Amy

您好，Artur，

我认为最好是让我们获得您的示意图的完整副本。 这将真正帮助我们向前迈进。 此外，您能否描述在第一个接线柱中捕获的信号。 这是否是您正在捕获的输入处的正弦波，它会定期产生突发噪音？

此致，

Rob

Amy和Rob，您好！

感谢您提供更多提示，但现在问题已解决。 原因是接收器端的字节对齐错误。 数据组合错误："实际"数据字的MSB字节与"以前"数据字的LSB字节组合。 14位ADC结果以两个字节分隔，MSB中有8个上位，LSB中有6个下位：rrrrrrr|rrrrrrrrrr.00。 如果它们是从不同的ADC结果组合而来，则可能会在“边缘”值周围出现+/- 64位“跳”，其中LSB从高值到低值重叠。
一个巨大的缺点是，Xilinx Vivado GTX向导既没有机会在收发器的8B/10B设置中设置字节对齐参数，也没有让用户看到结果(在位层上)。 所以我只想对齐是正确的，但它不是。 我最终禁用了收发器内的8B/10B解码，并包括了一个“手工制作”8B/10B Verilog内核，这使得更灵活地与正确的字节序列(同步后ILA-Sequence的第一个字节)对齐-工作良好且稳定！
结果是p-p噪声大大低于0.05%的比例，这对于应用来说足够了。

再次感谢，谨致问候

Artur