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[参考译文] ADS5263：ads5263中的按位模式

admin
Guru**** 2512175 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1103508/ads5263-bitwise-mode-in-ads5263

部件号：ADS5263

您好，Abhishek，

正如您所说的，这是我们可以解决的捕获问题，感谢您的提示。

现在，我们面临着更多的问题，我们可以在ILA中看到正弦波，直到40 MHz输出的30 MHz采样时钟频率不能正常工作。 观察之后，我们尝试通过   使用SPI寄存器(0x25，0x0040)生成斜坡测试模式来检查相同 情况，即使斜坡信号从40 MHz开始不好，我们必须在100 MHz之前完成系统测试，您对此的建议将会非常有帮助。

我还附上了国际法协会输出的剪贴，供您参考。

30 MHz采样频率的斜坡  

40 MHz采样频率的斜坡  

1 MHz输入模拟信号30 MHz采样频率

1 MHz输入模拟信号40 MHz采样频率

我们已使用Xilinx IDDR采集样本  

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    TI__Guru**** 2512175 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，Mohith：

    从您共享的数据中，因为它以较低的频率工作，这意味着功能是正确的。  

    现在，随着频率的提高，您看到了定时违规现象，我认为这很可能是由于LVDS接口线路布线时长度不匹配。

    为了解决此问题，您必须调用FPGA IP中的延迟块(很可能称为idelay)。 您可以更改延迟以调整时间不匹配，并验证是否确实如此。

    您能否共享FPGA架构信息。

    此外，我建议您在 support_us_afe_tx@list.ti.com上发送邮件 ，如果您不想在公共论坛上共享与您的体系结构相关的信息，我们可以继续在那里进行讨论。

    谢谢，此致，

    Abhishek

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    TI__Guru**** 2512175 points
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    您好，Abhishek，

    我们正在使用Xilinx 7系列FPGA，我也已经发送了一封关于上述给定邮件ID  的邮件，请查看它。

    谢谢和Reagds  

    Mohith RS

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    TI__Guru**** 2512175 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，Mohith：

    我看到了你的邮件并回复了邮件。

    我建议您修改LVDS数据反序列化体系结构，以便纠正数据和时钟到达时间中的任何不匹配。

    我们也只使用类似的技术。 您将在Web上获得大量资源/文献，以实现相同的功能。

    我现在要关闭此线程，我们仍可以继续使用邮件线程进一步讨论它。

    如果您有任何需要，也可以随时重新打开线程。

    谢谢，此致，

    Abhishek