我在 单通道模式下以10.24GSPS 的速率使用 ADC12DJ5200RF。
启用后台校准模式后、当备用 ADC 内核切换时、数据偶尔会损坏。一些通道未对齐。在 ADC 内核切换几个周期后、有时数据对齐会恢复。但最终许多通道会退出 whack。
在前台校准模式下(没有内核切换)、数据数天稳定且良好。
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我在 单通道模式下以10.24GSPS 的速率使用 ADC12DJ5200RF。
启用后台校准模式后、当备用 ADC 内核切换时、数据偶尔会损坏。一些通道未对齐。在 ADC 内核切换几个周期后、有时数据对齐会恢复。但最终许多通道会退出 whack。
在前台校准模式下(没有内核切换)、数据数天稳定且良好。
谢谢 Neeraj。我正在制作2019年4月的数据表。即将完成最新的数据表。很抱歉可能不会出现问题。
电路板是自己的设计、我在初始化 ADC 时打开背景校准、这可能是个坏主意。
但是、如果我在编程完成时打开后台校准(并且 JESD 通道/数据被正确锁定/解码)、图6-143中提到的所谓干扰实际上会转换为一个时钟(40个样本) 信号延迟。在几次我注意到这种转换是两步过程发生的。 例如、7个通道切换至延迟状态、而剩余的通道稍后切换。实际上会产生两个干扰。两个事件之间的采样数据可疑。
一旦出现40个采样延迟、情况就会稳定。
两步转换可能是 JESD 接收器的伪影...
无论如何、"这解决了我的问题"
谢谢、此致、
Joseph