[参考译文] DAC121S101-Q1：tSUCL 时序？

admin

Other Parts Discussed in Thread: DAC121S101-Q1

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：DAC121S101-Q1

大家好、团队、

tSUCL 在 DAC121S101-Q1数据表中指定了最小0ns (Tmin < TA < Tmax)。但是、以下波形是使用-10.6ns 进行测量的。没关系吗？

目前，很难从主端满足规范。是否必须满足 tSUCL？有什么解决方法吗？

谢谢、

Sam Lee

0 admin 3 年多前

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

尊敬的 Sam：

您是否能够与器件通信？这可能会带来麻烦、但我无法肯定。器件可能会错过通信、因为在整个温度范围内不符合此规格。

您似乎使用相同的时钟来生成/SYNC 和 SCLK、其中/SCLK 的周期加倍。因此、/SYNC 的下降边沿与 SCLK 的上升边沿同时开始。相反、是否可以尝试使/sync 的宽度与其中一个 SCLK 的宽度相同？这样、它们会为 SCLK 上升沿提供额外的时间。

最棒的

Katlynne Jones

0 admin 3 年多前

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好 Katlynne、

感谢你的答复。

不幸的是、不可能使/sync 与 SCLK 的宽度相同。您能否再检查一下 IC 设计是否可以接受？或任何其他解决方案？

谢谢、

Sam Lee

0 admin 3 年多前

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

尊敬的 Sam：

我与我的团队谈论了这个时序图。我们通常不要求 SCLK 在 SCLK 的第一个下降边沿之前有一个低到高的转换、因为 SCLK 被允许为高或者低电平空闲。在这种情况下、只要求 SYNC 在第一个 SCLK 下降边沿之前下降。您的时间应该可以。

最棒的

Katlynne Jones

数据转换器（参考译文帖）(Read Only)