[参考译文] ADS8900B：我们能否拉低/CS 以实现连续数据传输帧？

您好、Marsh、

ADS8900B 不支持连续输出数据。  转换时钟 CONVST 必须以所需的采样率运行。  对于1MSPS、f-CONVST=1MHz。  为了读取数据、/CS 引脚必须以与 CONVST 相同的频率运行。  对于1MSPS、f-CS=1MHz 以及 f-CONVST=1MHz。

问题： 客户是否希望以1MSPS 的速率收集数据、然后以1kHz 的速率读回数据？  在这种情况下、您需要一个内部 FIFO 来存储数百个转换结果、直到主机处理器将/CS 拉低以读回数据。  TI 的 ADC 中没有一个具有如此大的 FIFO。

另一个选项是 ADS127L11。  这是一个24b Δ-Σ ADC、可支持高达1MSPS。  /CS 引脚可连接至低电平、ADC 将持续转换数据。  ADS127L11将以输出数据速率(本例中为1MSPS)切换 DRDY 引脚、让主机处理器知道何时有新数据可用、并可使用 SCLK 从 SDO 引脚计时。  但是、主机处理器将需要监控 DRDY 引脚并在 DRDY 变为低电平时传输每个转换结果。

最好了解客户为何无法以所需的1MSPS 数据速率控制/CS 引脚。

此致、
Keith Nicholas
精密 ADC 应用

Nicholas、您好！

非常感谢您的快速回复。

对于您的第一个问题：客户希望以1Msps 的速率收集和回读。

对于第二个问题：/CS 信号来自客户的主机、用于定义读取 ADS8900B 的时间和对象。 受客户的顶级软件结构和设计以及 FPGA 配置的限制、/CS 可以达到的最高频率为12.5k。 但是、该应用需要100ksps。

我想我们是否可以使用外部逻辑创建新信号/CS_1来替换原始/CS 来控制 ADS8900B、它应该是 CONVST &/CS & RVS 的函数。 让12.5ksps /CS 转换为更高频率的信号/CS_1。 然而，在这个概念中，各种延迟应该是非常关键和难以解决的。

您能给我更多的评论或见解吗？ 这对我们来说是一个非常重要的例子。

TKS & BRS、

达信蔡

对于1Msps 和100ksps、客户没有告诉我确切的数据速率。 这些用作示例。 但是客户告知我12.5ksps 是不能接受的。 其 Δ 器 Σ 一个24位 Δ Σ IC、最大数据速率为250kSPS。