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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1121107/adc3664-design-help
使用 Ultrascale FPGA 设计 ADC3664。 对于以下信号有疑问、是否需要 FPGA 侧的100 Ω 终端？ DCLKP：正差动串行 LVDS 位时钟输出。 DCLKM：负差分串行 LVDS 位时钟输出。 FCLKP ：正差分串行 LVDS 帧时钟输出。 FCLKM：差动串行 LVDS 帧时钟输出。
尊敬的 SVJS：
这些时钟必须端接100欧姆。 我建议验证 FPGA 是否能够提供内部100欧姆端接。 如果 FPGA 无法工作、则您的设计需要包含100欧姆差分电阻器、用于端接时钟对。 您还可以在 PCB 中包含这些电阻器封装、但不会填充组件、因此您可以进行选择。
此致、Chase
