[参考译文] ADC12DJ3200：2个 ADC 之间的相位同步

Ayana、

在 TI 网站产品文件夹的技术文档部分、单击以下内容以获得有关多器件同步的帮助：

设计宽带宽多通道系统的分步注意事项

此致、

Jim

您好、Jim、

我们已经完成了您共享的链接。

我们的前端电路几乎类似于 TIDA-01022 (https://www.ti.com/lit/df/tidrut6/tidrut6.pdf?ts=1655890149698)

对于时钟、我们使用 LMK04828、LMX2572、并且所有时钟的长度都匹配。

ADC 采样率为3200MSPS、我们已将 NCO 频率设置为1000MHz。  

根据本文创建 FPGA 设计：

多个 JESD RX 内核时的指导

谢谢、此致、

Ayana

Ayana、

您是否曾尝试使用 TI JESD204B/C 免费 IP 而不是 Xilinx？

您可以通过以下链接申请免费的 TI JESD204快速设计 IP：  https://www.ti.com/tool/TI-JESD204-IP。

目前、JESD204快速设计 IP 支持以下 FPGA 系列：

• XilinxVirtex UltraScale 和 UltraScale+
• Xilinx Kintex UltraScale 和 UltraScale+
• Xilinx Zynq UltraScale+和 Zynq UltraScale+(Auto)
• Xilinx Artix 7和 Artix 7 (Auto)
• Xilinx Virtex 7.
• Xilinx Kintex 7和 Kintex 7 (Auto)
• Xilinx Zynq7000和 Zynq7000 (Auto)

该 IP 附带了文档和示例参考设计、使用户能够快速上手。

此致、

Jim  

感谢您的建议、Jim。

但我们的客户需要使用 Xilinx IP 的设计。

此致、

Ayana

您好、Ajeet、

所有器件时钟和 SYSREF 都对齐。

SYSREF 自动校准已完成、SRC_DONE 位为高电平、因此我们假设满足 SYSREF 相对于器件时钟的设置和保持时间要求。 在 SRC_DONE 位为高电平后、是否需要清除 SYSREF 校准使能寄存器的 SRC_EN 位？

来自两个 JESD RX IP 的 SYNC 信号进行与运算、然后按照参考设计中的建议提供给 ADC。

我们不确定如何选择合适的弹性缓冲器释放点。 当我们读取 RX 缓冲区调整寄存器(Xilinx JESD204 RX IP 的)时、每次返回的每个通道的值都不同。 该寄存器指示每个通道允许的最大延迟减少量。 从共享的参考设计中、我们也不了解如何选择释放点。 为此请求您的支持。

谢谢、

Ayana

我们还尝试不进行自动 SYSREF 校准。 我们读取 SYSREF_POS 寄存器值以写入 SYSREF_SEL。 但 SYSREF_POS 值不一致、使用 SYSREF_POS 寄存器值计算的 SYSREF_SEL 会始终保持变化。

尊敬的 Ayana：

您能否确保您的系统参考和时钟信号稳定且源同步。  

此致、

Neeraj  

尊敬的 Ayana：

您能否提醒一下您的 JMODE 采样频率和用于 ADC 的 K 值？  

我正在尝试查看 SYSREF 频率是否正确？  

此致、

Neeraj

当然、Neeraj。

我们使用的是 JMODE 11、采样频率为3200MHz、K = 32且 SYSREF = 3.125MHz。

此致、

Ayana

尊敬的 Ayana：

您能不能向我提供您的寄存器写入操作。 还可以向我发送 ADC 的原理图和 ADC 的时钟。  

还可以将寄存器地址0x29编程为0x60、然后10次读取 SYSREF_POS 寄存器(0x2C-0x2E)并发送结果。  

在该程序 地址0x29至0x70之后、10次读取 SYSREF_POS 寄存器(0x2C-0x2E)并发送结果。  

此致、

Neeraj