大家好、我正在尝试了解 Clk 输入周围的电路。 我看到它允许 CLKN 和 CLKP 之间的差分信号、而差分正弦波时钟的电路仅将输入到这些引脚中。 但是、CMOS 示例不像我预期的那样将 CLKN 连接到 GND、而是将该引脚连接回 Vocm 信号。
我已经使用这个作为基准来实现我自己的电路板、以及基于两个变压器的输入电路。 使用示波器进行测量时、我看到 Vin_p 和 Vin_n 处出现非常高的噪声、看起来时钟相位噪声正通过 Vocm 信号传输到输入端。
我不确定我的噪声是否来自时钟、但我仍然不完全了解时钟输入电路、因此我希望对此有一些了解。 我是否可以将1.8V CMOS 时钟直接连接到 CLKP、将 CLKN 直接连接到 GND？
您好、Alvaro、
CLK P/M 输入均通过5k 电阻器在内部参考 VCM 电压。 如果您将 CLKM 直接连接到 GND、VCM 将充当电流源。 (从 VCM (0.95V)到 GND 的5k 电阻-> 0.95V/5k = 190uA 电流源。) 这不会提高性能。 我会在其他地方查找该耦合问题。
您的单端 CMOS 时钟源是交流耦合(在-0.9V 至+0.9V 之间波动)？还是这种直流耦合(0V 至1.8V)？ CLKM 和 VCM 是否通过 上图112所示的0.1uF 去耦电容器连接到 GND？ 您是否可以使用示波器测量频率？ 要尝试的另一种方法是将时钟频率降低到10倍、仅检查耦合音调是否也降低了10倍。 或者、您可以将第二个通道(来自示波器)连接到时钟输入、并检查输入端的高频分量是否与时钟匹配。 您所指的输入电路是我们的 EVM 原理图吗？ 这些都只是需要在周末思考的想法。 我们可以在下周初对此进行进一步调查！
此致、Chase
你好 Chase、
感谢您对 CLKP/CLKM 和 VCM 的解释。 我们的电路如图112所示、它在0V 和1.8V 之间摆动。
我们已经尝试过不同的时钟发生器、我们始终会得到相同类型的高和意外噪声。 该电路板设计为使用 FPGA 生成的时钟、我们认为这可能是我们问题的原因、但我们还尝试使用实验室级设备作为时钟源、噪声级别没有发生太大变化。
然而，我们发现了一些令人不安的事情，我们还没有找到任何解释。 好消息是我们有一些数据采集、因此您可能可以帮助我们诊断这一点、这似乎与 ADC 本身之前的模拟前端有关。 我们的原始电路与数据表中的图108非常相似、也与评估板中的电路类似。 通过移除/替换0欧姆电阻器的某些组件、电路板的电流状态等于图109的电流状态。
我们发现的奇怪之处在于、电路板本身似乎捕获了与 ADC SNR 对应的本底噪声、但当电缆连接到输入端时、结果会发生变化。
所有采集都是在4MHz 频率下使用16384个样本进行的、这些样本从 ADC 二进制值缩放到电压、并绘制为20*log10 (abs (fftshift (FFT (X))))。
开路输入：
在输入端连接的开路电缆(1m 长)：
以50欧姆负载端接的几乎灾难性的1m 长电缆：
使用17MHz、这是我们的预期采样频率、我们针对开路输入提供以下情况：
这是一种完全灾难性的1m 长电缆、端接50欧姆负载、采样频率为17MHz：
这太荒谬了、即使在时域中、您也可以在那里看到错误：
因此、我们认为时钟噪声是输入电路周围发生的非常奇怪的负载效应。
在某种程度上、选择更长或更短的电缆不会影响结果、除非它似乎需要足够长的电缆才能出现噪声(20cm 电缆开路不会导致1m 电缆开路产生的噪声)、 但谐波的频率不会随电缆长度而变化。
所以...我们很迷路了、我甚至不知道能量来自何处导致这些振荡和噪声、因为输入级是完全无源的。 您可以提供的任何见解都将非常有用。
谢谢！
当然、这里是这样的。 谢谢。
这是我们的原始原理图
这些是我们尝试过的不同测试。 唯一能够减少一点噪声的是使用0欧姆电阻器替代 R119和 R125、从而使电感器短路。 所有电流测试以及之前的图和捕获都是按照带有外部时钟的测试5电路中的方法进行的。 在替换 R119和 R125之前、结果甚至更糟。
原始模拟前端：
测试：
测试1：
测试2：
测试3：
测试4：
测试5：
使用外部时钟发生器进行测试：
我正在上传多个捕获。 所有这些器件都是使用1m 电缆连接到输入连接器、并以50 Ω 负载端接。 在这两种情况下、振荡器都是外部 Agilent 33250A 信号发生器、设置为高阻抗、0V 至1.8V 的方波信号。
第一个是使用17MHz 采样时钟进行的捕获。 第二个是 使用34MHz 采样时钟完成的。
无论该噪声来自什么、我都希望在同一个位置看到峰值。 我知道17MHz 下的采样与34MHz 下的采样可能会导致严重混叠、因此我在35MHz 下进行了额外的采样。
振荡的位置也发生了变化、因此我认为这要么是由于我较低频率上的混叠而显示的极高频率振荡(因此、它改变34MHz 和35MHz 采样之间位置的原因) 或者我的时钟电路存在严重错误(我会放弃、因为电路非常简单、您刚才已经向我解释过了)、或者 ADC 因某种原因而损坏。
为了测试这一点、我在55MHz 和56MHz 下进行了另外两次捕获。 峰值也会改变位置、因此这种极高频率的振荡应高于。
尊敬的 Rob：
我设法使用我放置的一些板进行设置。 基本时钟是 馈送 AD9910的 CCSO-914x-1000。 遗憾的是、我无法使用实际的 DDS 输出、而是需要使用此芯片提供的压降信号。 它的工作方式是、我生成从一个频率到另一个频率的双扫描、然后从第二个频率返回到第一个频率。 CMOS 信号压降器在扫描方向改变时生成脉冲。 该脉冲作为时钟传递到 T 触发器、该触发器的输出会生成一个16MHz 50%的方波信号、我将馈送 ADS4142。 我知道这种设置有点奇怪、但产生的信号具有非常低的抖动。 我们通常在系统上使用该信号作为触发器
我要附加两个常用的捕获：一个没有在输入端连接任何东西、另一个具有50欧姆负载。 我不能注意到任何质量上的差异、"加载后一切都进入地狱"的现象似乎和以前一样糟糕。
我将尝试简化我的设置、因为它确实很奇怪、但现在我可以提供这种设置。 在任何情况下、实际上、我知道由于采样时钟、我的本底噪声可能高于预期。 但我完全无法理解的是、当我添加足够长的电缆或50欧姆负载时会发生什么情况。 根本不应该发生这种情况、无论时钟如何、我都不能真正想到会导致这种情况的原因。 我真的处在我的最末尾
谢谢！
你好！
[~ userid="421608" url="Δ t/support/data-switchers-group/data-switchers/f/data-switchers-forum/1112662/ads4142-cmos-clock-input-circuit/4132932#4132932"]在模拟输入上、您能否尝试测量 R120和 R126处的共模直流电压？ 它应该大约为0.95V。[/报价]我们使用 Fluke 115万用表在两个点进行了测量、测量值为0.954V。
[引用 userid="421608" URL"~/support/data-switchers-group/data-switchers/f/data-switchers-forum/1112662/ads4142-cmos-clock-input-circuit/4132932#4132932"]接下来，我会尝试在这两个电阻器上使用示波器，以确保您获得所需的信息/引述内容。]我们的示波器也非常有限、因为它是一个带宽受限的 USB 单元、但我认为以下测量应该具有代表性、因为它的采样频率为16MHz、这是我们馈入 ADS4142的17MHz 时钟。
结果非常令人吃惊、因为当有负载电缆连接到输入或没有负载电缆连接到输入时、两个点的测量值之间似乎没有显著差异。 那么、...不知怎么说、ADC 正在捕获不存在的内容？ 我比捕获这种情况之前更困惑。 这些是 R120上的捕获、R126上的捕获大致相同。
明天、我将能够测量两个链之间的差值、这样我就可以准确地看到通过差分焊盘输入到 ADC 的内容。
你(们)好
这样、这个线程就不会一直未得到解决、以防对他人有所帮助。 Rob 非常友好、在与他分享原理图后、我们确定我们有一些分歧、理由是可能需要重新思考、但这一非常奇怪问题的具体原因是一个错误、不知怎么地逃避了我们的审查流程。
由于某种错误、该平面并不直接位于 ADC 之前的模拟前端上方、从左侧图像可以看出、该平面位于电路中间、因此进入 ADCIN+和 ADCIN-的差分信号会受到影响。
我们能够用一个小的测试板替换电路的这个大块、使用同一个电路、但正确接地、问题消失了、很明显、这条有缺陷的布线存在故障。
因此、这方面的经验教训是： 如果您需要、请仔细考虑您的接地划分、并了解如何审查您自己的电路如果我们能够在制造前发现这一公然错误、我们就可以节省大量的麻烦和时间、因此我们必须审查我们的审查程序。 我们希望回顾回顾的内容比回顾电路本身更好。
再次特别感谢 Rob！
