[参考译文] DAC3482：fsync 方程和同步捕捉边沿

尊敬的 Takeo-San：

[引用 userid="109338" URL"~/support/data-reakers-group/data-reakers/f/data-reakers-forum/1116321/dac3482-fsync-quality-and-sync-capture-边缘"]p 32上的数据表公式1与公式2完全相同。 公式1是否正确？ 不是"fsync = fdataclk /(n x 8)"？

是的、FSYNC 是正确的。 字节宽模式下 FSYNC 与 Fostr 差异的原因是字节宽模式下的内部 FIFO 数字设计。  

[~ userid="109338" URL"/support/data-Converter 组/数据转换器/f/data-Converter 论坛/1116321/dac3482-fsync-quality-and-sync-capture-edge"]SYNCP/N 是通过 DATACLKP/N 的上升沿捕获的、类似于 FRAMEP/N？ 或下降沿或 DATACLKP/N？[/QUERP]

是的、SYNCPP/N 在 DATACLKp/n 的上升沿被捕捉、具有相同的建立/保持时间要求。

尊敬的 Takeo-San：

在字节宽模式中、FIFO 输出时钟是 DACCLK/内插

FIFO 输入时钟为 DATACLK。  

理想情况下、DATACLK 应与 DACCLK/内插相同。

然而、由于它是字节宽模式、它需要两个 DATACLK 周期来完成一个 I/Q 采样流。 这是 FSYNC 需要额外的2分频因子才能与 FIFO 输出时钟速率匹配的主要原因。