模式：VLP
采样率：64KSPS、数据接口采用 SPI、配置为三字节(24位)数据上传(即 禁用状态字)、
以菊花链形式显示的电路如图1、2和3所示：
现象1：
将收集三个通道的数据、发现最后一个 ADS 的数据不会通过移位寄存器移动到第一个 ADS。此外、在读取数据时、 DRDY 引脚在 SCLK 的第一个周期中有时不会上拉。图6的 DRDY 正常、但数据仍然错误(这是第二个周期的 DRDY、
后续周期 DRDY 有时正常、有时不正常)。
现象2：第三个通道的 ADS 数据已成功移至第二个 ADS、但未移至第一个 ADS 和输出、如图7所示。
地址：这是我的寄存器配置和读取寄存器的正确值
Zeh、您好！
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您的 SCLK 似乎以25Mz 的最大频率运行。 在菊花链模式下运行时、为了满足 DAISYIN 的设置和保持要求、在最大 SCLK 频率下运行时、SCLK 占空比必须恰好为50%。 您的时钟可能不准确、因此很可能不符合计时要求。 我建议降低 SCLK 频率以满足此时序要求。 只要整个 SPI 帧小于15.6uec 的数据速率周期、1/2到12.5MHz 的降低应该会提供足够的时序裕度。
3个 ADC 相互同步也很重要。 您可以通过测量每个 ADC 的/DRDY 信号来验证这一点。 有关更多详细信息、请参阅数据表中的图85。
/DRDY 在第一个 SCLK 下降沿转换、但数据表中未指定额外延迟。 在较低的时钟速率下、您不会注意到延迟、但在最大 SCLK 时钟下运行时、您将在测量中看到额外的延迟。
此致、
Keith Nicholas
精密 ADC 应用
我尝试将主频率降低12.5MHz、发现后一级的 ADS 数据没有转换到第一个 ADS。 同时、DRDY 线路似乎会波动、并且未根据数据准备严格下降、有时会出现数百 ns 的下降沿脉冲。
