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[参考译文] ADS8568：ADC SPI 通信

admin
Guru**** 2502465 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1114617/ads8568-adc-spi-communication

器件型号：ADS8568

大家好、

客户遇到 ADC SPI 通信问题。 请参阅以下信息：

我可以«数据、但 ADC Δ Σ 不能 »转换数据时、会不时地读取该数据。

我遵循数据表并在 FPGA 中编写 SPI 代码、以从 ADC 获取数据。

因此、我同时在 CONSTA、B、C 和 D 上发送转换请求、然后等待 BUSY 下降、并在 FS 上放置0以读取 SDO_A、B、C 和 D 上的数据。只有当 FPGA 中的数据为红色时、才会生成 SCLK。

SCLK = 2、75MHz ->时钟用于同步 SDOA、B、C 、D 上的数据

CONV Clk = 50kHz ->频率以启动转换序列

 

绿色轨迹： SCLK

红色曲线 ：fs

蓝色曲线 ：CONVST

棕色轨迹： 忙

 

前两张图片显示了正确的行为、我可以正确读取数据

下图显示了转换失败时的信号。 BUSY 会立即接收几 ns、显然转换失败、因为我无法想象转换如此快速。 µs (成功转换时)大约需要2 μ s 进行转换。

我不认为 ADC 有问题、可能我缺少了一些东西。 如果有任何建议、我们将不胜感激。

希望能帮客户。

谢谢！

此致、

Marvin

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    TI__Guru**** 2502465 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Marvin、

    我们的应用工程师将在您度假后回复您的帖子。  

    此致、

    戴尔

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    TI__Guru**** 2502465 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好 Dale、

    谢谢你。 我期待您的团队做出回应。

    此致、

    Marvin

  • 0
    TI__Guru**** 2502465 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Marvin、您好！

    图像太小、无法从中解码任何信息、您是否会以更大的分辨率重新上传？  

    相同的操作会导致两个不同的操作、这是奇怪的。 是否有发生转换失败的模式？ 或者、发生这种情况时、系统中是否发生了任何特定的操作、是否进行了任何切换？

    从我从图像中收集到的内容来看、数字总线上似乎存在较大的过冲、这可能足够大、可以触发错误的状态变化。 这些连接是在 PCB 上还是在丢失的电线上？ 我建议尝试使这些信号更快地趋稳。 如果它位于 PCB 上、则在数字线路中串联一个小电阻将有所帮助。 如果导线松动、则最好尽可能短的连接  

    此致

    Cynthia  

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    TI__Guru**** 2502465 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Cynthia、

    以下是所需的图像：

    e2e.ti.com/.../Trame-oscilloscope.zip

    [~ userid="21699" url="μ C/support/data-coners-group/data-coners/f/data-coners-forum/1114617/ads8568-adc-spI-communicity/4133452 #4133452英寸]是否存在一个模式、用于说明转换失败何时发生？ 或者、发生这种情况时、系统中是否发生了任何特定的操作、是否进行了任何切换？

    发生时没有特定的操作。

    [引用 userid="21699" URL"~/support/data-switchers-group/data-switchers/f/data-switchers-forum/1114617/ads8568-adc-spi-communicity/4133452#4133452 "]从我从图像中收集的内容来看，数字总线上似乎存在较大的过冲，这可能足以触发状态变化[引用/引用较大]。

    过冲可能是故障的原因。 但是、您能否解释一下它为什么会停止 ADC 中的转换(在几 ns 后 BUSY 下降)。 如果 ADC 假定 Fs 或 CONVST 为0？

    [引用 userid="21699" URL"~/support/data-switchers-group/data-switchers/f/data-switchers-forum/1114617/ads8568-adc-spi-communicity/4133452 #4133452 "]如果导线松动、则尽可能短的连接将是有益 的做法

    从 FPGA DE10板(GPIO 端口)到 ADC 板 J11连接器的连接是松散的电线，它们是 RS 参考 ：791-6450的短电线。 是否有办法像这样抑制松散导线上的信号？   

    感谢您的帮助！

    此致、

    Marvin

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    TI__Guru**** 2502465 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Marvin、您好！  

    很难知道器件是如何解释过冲的、我认为第一个重点应该是改进过冲并查看结果是否得到改善。

    由于使用了多个电路板、您是否会确认 ADC 的去耦电容器放置 在靠近电源引脚的位置、并且所有其他使用的器件也放置良好的电容器？

    在所使用的所有设备之间建立牢固的接地连接非常有用。 至于电线、如果可能、用接地电缆扭转每根电缆。这基本上会使所用电线的数量增加一倍。  

    或者、FPGA 通常支持更改驱动器强度的功能、或者也可以将其视为压摆率控制、如果是、在这种情况下、减小此值将很有帮助。  

    此致

    Cynthia

     

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    TI__Guru**** 2502465 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Cynthia、

    以下是 FPGA 开发板(DE10-Lite)的手册供参考。 如前所述、FPGA 和 FPGA 板上的 GPIO 端口之间没有电阻器(请参阅随附的 pdf 文件 DE10-Lite_User_Manual 的表31)。 但 ADC 板上有电阻器、它们之间是否应该有一个额外的电阻器？ 如果是、 在这种情况下建议使用哪种电阻器值？

     e2e.ti.com/.../DE10_2D00_Lite_5F00_User_5F00_Manual.pdf

    关于 ADC 电源上的去耦电容器、已经按照 sbaud193e.pdf 上的原理图安装了电容器。 是否还需要填充"DNP"电容器？

    下图显示了 Quartus II 中引脚规划器上的选择、但如果选择了不同于3.3V LVTTL 的选项、编译通常会失败。

    我希望您能提供进一步的帮助。

    此致、

    Marvin

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    TI__Guru**** 2502465 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Marvin、您好！  

    这是一个好信息、客户正在将 EVM 用于 ADC、并将评估板用于 FPGA。 如果两个电路板之间的导线短路并通过接地连接绞合、则数字总线上不需要更大的电阻。

    如果 DVDD 设置为3.3V、这就说明了为什么只有在使用基于3.3V 电平的协议时、通信才有效。 所用的 al 设备、ei、电源、所有 PCB 板之间是否有接地连接？

    对于 FPGA、我们不熟悉这一点、他们需要联系 FPGA 提供商来控制驱动器强度。

    或许更简单的选择是降低采样率。 降低采样频率、这应该有助于使数字总线稳定。 如果信号完整性得到改善、则不会出现其他忙问题、这表示这是问题的根源。

    此致

    Cynthia