[参考译文] TI-JESD204-IP：连接到 Xilinx VC707和 DAC39j84的参考设计的 SYSREF 和时序问题

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：TI-JESD204-IP
主题中讨论的其他器件：DAC39J84

大家好、我下载了 TI-JESD204B IP、并使用适用于 VC707 FPGA 板和 DAC39j84的 zc706_8b10b 参考设计。我使用 LMFS=8411、HD=1。以下是在实施过程中使我感到有问题的几个方面：

参考设计没有 sysref 输入、所以如果我们只连接一个 DAC39j84板、我们是否需要 sysref 输入？这是否意味着、如果我们不使用多 DAC 板、我们不需要 sysref 信号？或者我们需要在实际设计中添加 sysref？

2.我的设计不起作用、当我检查 ILA 时、我发现 TX_LAIN_START_FRAME 为1、但 TX_LAIN_START_ON_MULTIFRAME 为0。这是否意味着我的设计中有问题？我对该部件有点困惑。

3. 如果 cfg_TX_ILAS_TEST_MODE=0、我们将不会有用于 TX 的 ILAS 过程、对吧？如果为1、ILAS 系列是什么？它是从 K28.0到 K28.3的4字节吗？

4.在设置期间，我在 clkout0和 sys_clk_sys_pll1之间徘徊，这是否会对设计造成问题？

感谢 Advance 的帮助。

最棒的

Shuyi

0 admin 3 年多前

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您好！

下面列出了您的观点的答案：

此致、

阿迈德

0 admin 3 年多前

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非常感谢您的回答。我仍然有点困惑、我们何时需要实现确定性延迟？我阅读了一些有关它的文件、但仍然有点困惑。

此外、这是我在仿真中遇到的另一个问题、我将 ADC_lane Rx 直接连接到 DAC_lane、以查看环路是否正确。但我发现我接收到的 RX_RAIN_DATA 与我发送的 TX_RAIN_DATA 不同。对于所有8个 RX_RAIN_DATA、它都重复来自 TX_RA巷6的相同数据、如下所示：

我很困惑、我检查了 Rx 和 TX LMFS=8411和 HD=1、并且 TX_lane 0和1发送正弦信号、TX_lane 2和3发送正弦信号、lane 4和5与0和1相同、lane 6和7与2和3相同。我检查了 DAC_RAIN_TX、发现所有8通道在 K28.5之后传输相同的数据：

对于正确的 TX_RAIN_DATA 但特定正确的 DAC_RAIN_TX、会发生这种情况的原因是什么？为什么 DAC_RAIN_TX 的8个通道仅重复一个 TX_RAIN_DATA 的通道？我认为每个输出通道都应该传输相应的输入通道。您是否有用于 IP 的官方仿真文件？

感谢 Advance 的帮助。

0 admin 3 年多前

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您好！

确定性延迟将取决于您的应用需求。当链路工作时、从数据转换器前端到 FPGA 中 JESD IP 的通道数据的端到端延迟是恒定的、但该延迟在链路电源周期内可能会变化高达10-15ns。如果此延迟不是问题，则不需要确定性延迟

您看到的另一个问题可能是 Vivado 仿真问题。请…JESD 链接参数 VH 文件，并将*lane 映射参数更新为{3’d 7，3’d 6，3’d 5等}

仿真器将所有通道映射值覆盖为0、因此所有 Rx 通道都显示在通道0上接收到的数据。合成器或其他仿真器(如 Cadence 或 Mentor)不会出现此问题。

此致、

阿迈德

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