[参考译文] ADC3663：DDC 旁路中的 FCLK 错误

您好！

我们的一位专家将在第二天内与我们联系。 同时、您能否提供您对 ADC FCLK 输出描述的内容的图像？ 这将使我们的专家能够更好地提供协助。

此致

我的描述有点错误。 FCLK 的占空比正确、但频率错误。 在50m 采样率下、FCLK 应为25M、但实际值为11.1M。

您好、再说一次、  

感谢您提供此图像。 我只是想请求输入时钟源的详细信息。 这是来自某些信号发生器还是时钟合成器？ 我知道这听起来可能很奇怪、但您能否验证采样时钟确实是50MHz、而不是大约22MHz？ 另请注意、图像中显示的振铃很可能是由于示波器探针的接地引线所致、这不是一个问题。

此致

您好！

非常感谢您的回复。我使用示波器测量了输入时钟信号、MCLK 和 DCLKIN 由 SI5338生成。MCLK 是稳定的50m、 但 DCLKIN 具有抖动和低振幅、尽管其频率为200m。此时、FCLK 的频率为11.1M、如上图所示、ADC3663输出的所有数据均为0。
MCLK 的图像如下所示：

DCLKIN 的图像和视频如下：

e2e.ti.com/.../200M.mp4

此致

您好！

感谢您提供所有的信息。 FCLK 的占空比可使用寄存器0x20至0x22进行调节(表8-27)。 ADC366x 数据表中的寄存器0x20/21/22)。 如果您仍然遇到问题、请告知我们、我们可以在实验室中设置测试。

此致、

您好！

在我们的实验室中使用 ADC3663EVM、我设置并配置了它(2W、16b、BYPASS、50m FS/200m DCLK)、并在示波器下测量了25MHz FCLK 信号和50%。 有趣的是、在抽取模式下、这对您来说不是问题。 您是否可以向我们提供您的原理图？

此致、Amy

您好！

下面分别是 ADC3663和时钟源的原理图。

您好！

我已导出 2W、16b、BYPASS 所需的寄存器写入、并将其上传到此处：  

https://tidrive.ext.ti.com/u/nPz-LHN8_jiO_P4p/848f1700-d933-4dab-a932-9142e72a5004?l 

请比较您的寄存器写入值、以确保它们都正确无误。

此致、Amy

您好！
非常感谢。  现在、数据在50m 采样率下是正常的。  在50m 采样率下、必须将0x24寄存器设置为0、我最初设置为0x6。
但是、我不明白为何启用 DDC 时旁路模式失败。 我测试了在将寄存器0x24写入0 (DDC 禁用)时、向寄存器0x25的位6-4写入任何值都不起作用。
它感觉旁路模式不执行任何操作。

此致。

为了补充 Amy 上述内容、抽取主要用于降低 FPGA/MCU/DSP 的数据速率、这在几个方面很有帮助。 首先、这简化了数据处理方面的要求。 其次、如果目标数据位于整个奈奎斯特区域的一小部分内、则只发送捕获数据的该部分-将其视为仅发送所需的数据、而不是发送所有数据、 然后丢弃您从不需要开始的数据。 旁路模式是指抽取滤波器被旁路、这意味着必须禁用启用抽取滤波器的寄存器。 如果启用了抽取滤波器、则您将以实际抽取模式运行。 如果在使用抽取滤波器以及 NCO 和下变频混频器的模式下运行、则这是一种复杂抽取模式。 这些部件一次只能在单个模式下运行。  

此致