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器件型号：ADS1258 我将创建一个采用 VHDL 的 ADS1258的总线功能模型、 在尝试对从转换开始的上升沿到第一个稳定数据的初始延迟与后续延迟进行建模时、我得到了一个模型、该模型看起来好像第一次数据的时间实际上比连续转换的后续数据速率短。
我认为问题是、DLY[2：0](开关时间延迟)未纳入表11中的值、因为它显示 DLY[2：0]= 000。
我使用外部12.5MHz 时钟并使用自动扫描模式、DR="10"和 DLY="011"、因此我的数据速率计算为：
12.5MHz /(128 *(4^(3-2)+ 4.265625 + 4))= 7961.78Hz、分母为1570 tclks (12.265625 * 128 tclks)
但是、表11中 DR="10"和 IDLMOD=0 (从待机状态唤醒)的值是1092 tclks。
1092 < 1570意味着我的初始延迟比我的连续采样延迟短、这与图56中的图相反。
也许我在这里遗漏了一些大的东西、比如表11值需要乘以128？ 请提供建议。 谢谢！
