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器件型号：ADS1298 大家好、与此帖子相关。
我们 尝试理解讨论中的方程式
基本上、串行数字输出的时钟受 t_SCLK <(t_DR - t_CLK)/(n_bits * n_channels + 24)限制、其中 t_DR 是采样周期、t_SCLK 是数字输出时钟周期、t_CLK 是非常小且可以忽略的时钟周期。
根据数据表、最小 t_SCLK 为50ns。 这意味着采样周期必须大于50ns *(24 * 8 + 24)= 0.108us (假设8个通道和24位)。 因此、最大采样频率约为93ksps、这与数据表中声称的25.6ksps 大不相同。
我们 尝试确定25.6ksps 是用于单个通道还是用于整个8个通道。 如果是单个通道、则数字不会如图所示相加。
谢谢你。
-Mark
