This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] TSW54J60EVM:ADC 数据中的尖峰噪声

Guru**** 681440 points
Other Parts Discussed in Thread: ADS54J60, TSW54J60EVM, LMH6401
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1063044/tsw54j60evm-spike-noises-in-the-adc-data

器件型号:TSW54J60EVM
主题中讨论的其他器件:ADS54J60LMH6401

您好!

我们将 TSW54J60EVM (ADC 芯片:ADS54J60)与 Xilinx FPGA 搭配使用、以构建高速数据采集 系统。 到目前为止、我们已使 ADC 和数据通信(JESD204B)正常工作。  感谢本论坛的支持。 谢谢 Jim。  

现在、我们有一个与模拟相关的问题。 在某种程度上、我们在 ADC 数据中产生了一些强尖峰噪声。  随附(图1)是噪声的屏幕截图(我们将最大读数标准化为+/- 1.0)。 噪声(+/- 0.008和+/-0.004)计数大约260次(丢失8位!)。  如果我们将输入 SMA 保持断开、或者将它们进行+/-短接、则该噪声相同(振幅和尖峰字符)。  通道 A 和通道 B 也是如此。我们花了很多时间来检查噪声源。  有人有什么建议吗? 以下是我们的谜题:

1) 1)我们认为该噪声来自数字电路。  在 TSW54J60EVM 电路板 PCB 布局上、数字接地和模拟接地似乎使用相同的 PCB 层。 在 ADC 数据表(图2)中、显示"GND=AGND 且 DGND 在 PCB 布局中已连接"。 如何避免数字接地噪声影响 ADC 数据?

2) 2)第二个数字噪声可能来自 FMC 上的 FPGA GND 信号。 这些 FPGA GND 信号位于 FMC 引脚上。 如何防止这些噪声进入 ADC 数据?

3) 3)由于我们将 TSW54J60EVM 与 Xilinx FPGA 板配合使用、因此我们没有购买 TSW54J60EVM 数据表(图3)中所示的 TSW15J56EVM。 是否有人使用 TSW54J60EVM 演示板并在 ADC 原始数据中获得真正的16位分辨率?

我们渴望解决这个噪声问题并使用具有全分辨率的芯片。 请帮帮我们。   非常感谢!

-Yuke  

图1 SMA 输入开路或短接在一起时的 ADC 噪声

图2 ADC 芯片数据表显示了在 PCB 布局中连接的 AGND 和 DGND

图3 TI 建议的设置

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Yuke、

    您是否能够让 TSW54J60 EVM 与我们的数据采集板协同工作?

    问题不在于接地连接、除非 EVM 未完全安装在所使用的 Xilinx FPGA 开发套件中。

    此外、在 SMA 上将模拟输入绑定在一起可能不会有帮助。 我会断开/断开放大器后面的输出交流耦合电容器、并将这两个节点相互连接并接地。

    此致、

    Rob

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Yuke、

    在 TSW54J60EVM 上有输入且无输入时、您应该会看到所连接的内容。 这是通过 TI TSW14J56EVM 捕获的。 可调放大器的增益设置是多少? 如果设置正确、您的固件可能出现问题。

    此致、

    Jim

    e2e.ti.com/.../TSW54J60.pptx

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Rob、

    感谢您的回答。 很高兴知道我们可以将演示板用于正式产品。  

    我仍然不确定您所指的是哪种输出交流耦合电容器?  您是指 C9和 C23吗?

    -Yuke

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Jim、

    非常感谢您的建议。 我将通道 B 的增益设置为0dB (LMH6401)。 当我将一个10MHz 100mV 正弦波信号输入到 INBP/J3并保持 INBN/J4打开时、我获得相对正常正弦波形。  我在固件中看不到任何问题。 有什么建议? 很抱歉、我们没有购买 TSW14J56EVM 板来测试数据。 有什么关于 如何降低噪声的建议?

    谢谢、

    Yuke

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Yuke、

    FPGA 中是否存在样本不对齐的情况? 我会尝试为输入或低频正弦波发送锯齿波形、看看您是否可以使用原始数据观察到这一点。 您是否尝试过其他电源?  

    确保在配置 LMK 后复位 ADC。 您正在使用哪些配置文件?

    此致、

    Jim   

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Jim、

    FPGA 收到 ADC 数据时、我确实会遇到字顺序问题。 每个通道中的8个字(我使用8224 LMFS 模式)通常不按顺序。 我必须使用正弦波形输入来找到正确的字顺序。 否则、我在平滑的正弦波形输入中得到了"SAW "模式。 幸运 的是、在建立 JESD 通信时、我只需要执行一次"字顺序校准"。   我不知道根本原因。   我是否有办法使用"长传输层测试模式"或"10月12日 RPAT"数据来测试字顺序?  如果我知道测试图形数据中的正确字顺序、那么每次建立 JESD 通信时我都不需要馈送正弦波形。  图1是测试图形的 LabView 页面。  图2是我为"长传输层测试模式"获得的数据(已更改为浮点)、图3是"10月12日 RPAT"数据。 我不知道如何解释它们、也不知道如何使用这些测试数据来确定字顺序。  

    除了字阶问题、我认为尖峰噪声是另一个问题。 如果这些字不符合顺序、则在没有输入或输入短路时不应出现尖峰。  对吗? 附件是我正在使用的配置文件。 我合并了 TI 提供 的 PLL 和 ADC 配置文件。 我按照说明执行数字复位、模拟内核复位、然后发送一个 SysRef 脉冲。  

    感谢您在尖峰问题和 ADC 字顺序问题上的帮助。

    Thankse2e.ti.com/.../ADC_5F00_Config_5F00_All.cfg

    Yuke

    图1. ADC 板 JESD 设置1

    图 1 ADC 板 JESD 设置

    图 2 选择"EN 长传输层测试模式"时,浮动格式数据是否可以使用此字段查找正确的字顺序?

    图 3选择"12个八位位组 RPAT "测试数据时、数据格式浮动。 是否可以使用此字段查找正确的字顺序?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Yuke、

    我建议通过设置0x6900页地址0x00中的位4来使用长传输模式。

    您也可以通过关注随附的文档尝试数据表中未包含的斜坡模式。 由于该器件具有4个交错 ADC、因此每个 ADC 创建的斜坡不会同步、因此该模式不是完美的斜坡。 这就是它未包含在数据表中的原因。 不确定此模式是否会对您有所帮助。

    此致、

    Jim

    e2e.ti.com/.../ADS54J60_5F00_test_5F00_pattern_5F00_ramp_5F00_mode.pptx

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Jim、

    感谢您的建议。  我最后在字序列上发现了我的问题:如果我打开寄存器0x690000的"Fram_ALGN"位[1]、在 Xilinx JESD204内核上接收到的字将具有与 ADC 数据表相同的顺序。   

    剩下的唯一问题是尖峰噪声。 使用正确的字顺序、我们仍然会在数据中得到一些尖峰(16位 ADC 的峰峰值计数约为200 LSB)。  我不知道它来自哪里。 唯一的猜测是模拟接地和数字接地的共用接地。   

    从您的笔记中可以看到、峰峰值大约为88个计数。 对于16位 ADC,这是否意味着我们会丢失相当多的位?  是否有任何方法可以改进此功能?  例如,通过将数字接地层和模拟接地层分开来重新设计 PCB?  当然、我们的数据甚至更差(200峰值计数)。  

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    非常感谢您帮助我们充分利用此 ADC 芯片。

    -Yuke

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Yuke、

    此电路板上的放大器会增加噪声。 仅具有 ADC 的标准 EVM 具有大约5-6位噪声、接近于数据表中的规格(ENOB = 10-11)。 我们通常在所有或 EVM 上仅使用一个 GND 层。 如果电路板布线正确、通常会获得最佳结果。 随附一些原理图和布局技巧、您可能会发现它们很有用。

    此致、

    Jim

    e2e.ti.com/.../Schematic-and-Layout-tips.zip

      

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Jim、

    非常感谢您对我们所有问题的帮助。 非常有用。  我们将遵循该指南以充分利用 ADC 芯片。  

    新年快乐!

    Yuke