[参考译文] ADC12DJ3200EVM：JESD204B Rx 通道缓冲区溢出问题

您好、Ameet

感谢您的回答。

我的 JESD 时钟来自 驱动 FPGA 收发器参考时钟的相同根时钟。

我正在使用具有4通道配置的 JMODE2模式(子类0)。 在 JESD Rx IP 中、一旦在通道上检测到 ILA 序列的第一个八位位组、数据就会被缓冲并保持在缓冲区中、直到所有通道检测到其 ILA 序列的第一个八位位组。 当所有通道检测到第一个八位位组时、缓冲区会同时释放该数据。 RX 控制器模块可在任何通道无法检测 ILA 序列的情况下执行通道重新初始化。  通道正确对齐后、对齐信号生效。

不过、我没有 SYSREF (因为我使用子类0)来对齐 ADC 通道、但如果通道与 ADC 不同步、我们的 JESD Rx 会处理滞后问题。 你怎么看？

此致

Rohit

您好、Rohit、

似乎您正在将两个 ADC 连接到 FPGA 中的单个 Rx IP。 我是否知道 ADC 中编程的 K 值以及 FPGA IP 弹性缓冲器的深度？

如果不使用 SYSREF 同步 ADC，则每个 ADC 使用单独的 Rx IP 可能更容易。 或者、您需要具有足够深的缓冲区来保存多帧数据。

此致、

阿迈德

您好、Ameet

我想会有一些困惑、我使用两个 ADC (由于 JMODE2)、但由于我的 Rx IP 仅配置为4个通道、因此我只使用一个 JESD 块(一个链路、4个通道)将数据发送到我的4个通道 Rx IP。 模拟信号仅提供给单通道。 希望这一点很清楚，或者如果我在这里遗漏了任何东西，请告诉我。

在 ADC 中编程的 K 值为4。 Rx IP 配置为与 ADC 数据表表中表19中给出的 L、M、N12、F、K 值相同。

此致

Rohit