请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号：DAC3154 您好！
我将从 Xilinx 系列7 FPGA (使用 OSEERDESE2)驱动 DAC3154、并希望使用单个10位总线对芯片上 A 和 B DAC 的数据进行多路复用。
在这种情况下、FPGA 的输出 SERDES 只能在时钟边沿对齐而不是中心对齐(DAC 的默认标准)的情况下驱动 DDR 输出总线。
假设 FPGA 的时钟/数据偏斜极小、您能否建议使用最好的 CONFIG3设置(可悲的是、很冷)。
谢谢、
David
