[参考译文] ADC3683：可与多个转换器共享 DCLK

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：ADC3683
主题中讨论的其他器件：TSW1400EVM、 LMK04228

您好！

我们希望在以下方面获得一些专家建议：我们正在设计一个可以连接的设计

15个 ADC3693连接到 Intel FPGA (Arria 10)。在 FPGA 端、LVDS DDR 数据由 Altera LVDS SERDES 处理

使用 IOPLL 实例的组件(与 TSW1400EVM 差别不大)。 IOPLL 需要一个专用时钟

但我们只有一对。

因此、我们希望在多个(即15个) Altera LVDS SERDES IP 块之间共享时钟输入引脚。也可能

共享 IOPLL。不过、如果可能的话、这是一个问题。我们认为这取决于 DCLK 信号之间的相位差

由同一 DCLKIN (和采样时钟)计时的多个 ADC。

对于多个 ADC 的 DCLK 信号之间的关系、有什么可以说的呢？对此还有其他想法吗？

谢谢、

Rob van der Meer

0 admin 3 年多前

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尊敬的 Rob：

如果所有 ADC 共用一个同步(同一个源)采样时钟和 DCLKIN、那么 ADC 输出将相互对齐/同步。孔径延迟等过程可能会有所不同、因此 ADC 输出端可能会出现一些偏差、但会足够小(可能数百皮秒)、以便在需要时被 FPGA 缓冲器吸收。

由于 DCLKIN 信号都是从同一个源(FPGA)传输到 ADC、这些 DCLKIN PLL 锁定到 ADC 采样时钟、我认为这种方法应该很好、因为所有时钟都将被频率锁定/相干(相位并不重要、因为有一个针对 DCLKIN 的内部 DLL、但在这种情况下也是同步的)。

也可以对 DCLKIN 信号使用时钟分配器件(可能是 LMK04228等具有15个输出的器件)。这也可能是用作抖动清除器的好主意、因为 FPGA 抖动可能不是那么好。

此致、

Dan

数据转换器（参考译文帖）(Read Only)