[参考译文] ADC12DJ3200EVM：对 ADC 卡进行编程时、JESD 链路未打开

你好 Neeraj

感谢您的快速响应。

我正在尝试使用 JESD204B 执行 ADC12DJ3200与 FPGA 器件的互操作性。 目前、我正在使用内部测试模式进行测试、并希望在 FPGA 端正确接收这些模式。 但是、当我对 ADC 卡进行编程时、JESD 链路不会像我在上一篇文章的屏幕截图中所示。 感谢我在 K28.5测试模式下纠正了同步信号的行为、但即使我尝试其他测试模式、如斜坡、重复 ILA 等、同步信号仍然很低、JESD 链路也不能正常工作。

我很好奇地知道为什么我的 JESD 链路不会出现。 我认为时钟没有问题、因为 PLL 已正确锁定、我在这里遗漏了什么？

此致

Rohit

你好 Neeraj

有什么意见可以告诉我吗？ 只需添加、我使用的是 JMODE0、参数是根据 JESD Rx IP 中 ADC 数据表的表19设置的。 当前使用8通道配置进行测试。

此致

Rohit

您好、Rohit、

您应该能够检查 FPGA 侧的 PLL 状态 、以确保它们已锁定。  

您是否还能为从 FPGA 到 ADC 的同步信号提供良好的电气连接？ 要检查 FPGA 侧的 SYNC 信号是否切换为高电平和低电平、并确保寄存器地址0x208的 BIT5按预期切换。  

此致、

Neeraj  

你好 Neeraj

PLL 似乎锁定在 FPGA 端、您认为此处需要测量时钟吗？

关于同步信号、我怀疑该同步信号 从 FPGA 到 ADC 的映射。 在 ADC 用户指南中、我只能看到与 JESD 输出和 FMC 引脚相关的映射。 我找不到需要如何处理与同步信号相关的映射。

您能就此提出建议吗？

此致

Rohit

你好 Neeraj

感谢指针指向 ADC 原理图、我注意了同步信号映射。 但 JESD 链路状态仍然不会上升、同步信号仍然很低。

>>您是否还能通过良好的电气连接实现从 FPGA 到 ADC 的同步信号。 要检查 FPGA 侧的 SYNC 信号是否切换为高电平和低电平、并确保寄存器地址0x208的 BIT5按预期切换。  

我尝试将 FPGA 侧的 SYNC 信号从高电平切换为低电平(默认情况下始终为高电平)、但寄存器地址0x208的 BIT5仍然保持低电平。

此致

Rohit