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器件型号：ADS1274 主题中讨论的其他器件：ADS1278、 ADS131A04、 ADS131M04
各位专家、您好！
根据 ADS1278数据表中的"时序要求：SPI 格式"表、该器件要求 SCLK 频率始终低于 CLK 频率。 我无法理解为什么该器件有这样的限制。 问题是这个限制给设计人员带来了困难：如果所需的采样率较低、则必须将 SPI 数据速率配置为非常低的速度。 例如、提供的器件在10ksps、高分辨率、SPI 模式下运行、这意味着 CLK=5.12MHz、并且允许的最高 SPI 比特率为5.12Mbps。 CPU 必须在 每个采样间隔内为数据读取支付大约37.5%(24*8/512)的时间。
据我了解、CLK 用于 ADC 内核、SCLK 用于 SPI 接口、为什么最大 SCLK 频率受 CLK 频率限制？
谢谢！
John
