[参考译文] ADS1256：连续循环和多路复用循环期间的读取问题

您好、Somayya Ammanagi、

您能否使用逻辑分析仪查看您的通信序列并将图像发送给我们？ 如果不能看到实际通信、就很难知道发生了什么。

请包括 SCLK、DIN、DOUT、CS、DRDY。 还请确保将 PWDN 和复位引脚拉至适当的电平

布莱恩

尊敬的 Bryan：

感谢您的快速回复。 ADS1256程序使用处理器 Artix-7上的 FPGA Verilog 代码来实现。 我在示波器上观察到的情况、我一次只能看到两个信号。 根据您的建议、我将确认 PWDN 和复位电平、并提供 ILA 上 SCLK、DIN、DOUT、DRDY 的观察结果。 在我们的情况下、CS 始终保持低电平、PWDN 和 RESET 始终设置为高电平。

此致、

Somayya

如何确保 SDATAC 被有效执行并且多路复用循环被激活？

尊敬的 Bryan：

感谢您的回答。

是的、CS 在所有4xADC IC 上都连接低电平、并且它们不共享 SPI 信号 DRDY、SCLK、DIN、DOUT、即每个器件都有单独的 SPI 通信。

前3个 IC 在每个 IC 上配置为一个差分通道(连续循环以获得更高的吞吐量)、以实现同步采样。

第四个 IC 配置为4个单端通道(多路复用循环以实现低吞吐量)。

第二幅图对应于配置了多路复用循环的第4个 IC 的信号。 现在、我们能够使其按照数据表正常工作、图3中也显示了这种情况以供您参考。  

第一个图形对应于配置为连续循环的前3个 IC 之一。 这是我们现在遇到的问题。 在这里、所有信号 DRDY 和 SCLK  (DIN 未显示、因为它是连续循环)似乎都正常、但 DOUT 始终处于高阻抗状态。  在其他两个 IC 中、DOUT 始终为低电平(此处未显示图)。 即使在 DRDY 和 SCLK 正常的情况下、DOUT 在连续循环中始终保持恒定的原因有哪些？

此致、

Somayya

尊敬的 Bryan：

对于其他三个器件、我们将使用 RDATAC。  

命令序列如下所示。

1) 1)在 DRDY 的下降沿发出 SDATAC 命令。

2)在    DRDY 的下一个下降沿更新状态寄存器(hx00) 、然后延迟5微秒

3) 3)更新 ADCON 寄存器 (hx00) 、然后延迟5微秒

4)更新 DRATE 寄存器 (hxC0)、然后延迟5微秒

5) 5)在 DRDY 的下一个下降沿发出 SELFCAL 命令、然后延迟5微秒

6) 6)在   DRDY 的下一个下降沿更新多路复用器寄存器(hx01)  

7) 7)在  DRDY 的下一个下降沿发出 RDATAC 命令 、然后延迟8 微秒

8) 8)读取 DOUT (24位)  

9) 继续在  每个 DRDY 的下降沿读取 DOUT (24位)。

在分析器图像中、您在 x 轴上看到的是样本(2000 * 0.13 ≅260微秒)。 DRDY 显示 DRATE 设置正确。

如数据表中所述、我假设器件上电时以 RDATAC 模式(和30K SPS DRATE)启动、在此模式下、器件将不会读取除 SDATAC 和 RESET 之外的任何命令。 因此、我首先发出 SDATAC 命令、然后发出上面序列中的其他命令。 根据、3750 SPS DRATE 已有效设置。 这证实了早期命令的有效性。 在分析仪中、我还可以使用 SCLK 对应的 DOUT、但 DOUT 本身似乎已死。

此致、

Somayya

尊敬的 Bryan：

是的、我们尝试在 SDATAC 模式下发出 RDATA 命令、并在某些情况下发现 DOUT 切换。  

正如您所建议的、我们将尝试使用多路复用模式进行连续转换。

FPGA 如何驱动 ADC 上的 DOUT？ 我无法理解。 我将检查 DOUT 引脚是否误接至 DVDD。

下面列出了一些具体问题：

1) 1)为什么在相同的序列和时序中有效执行的 DIN/命令不一致？

2) 2)在发出任何其他命令之前是否需要发出 SDATAC 命令？

此致、

Somayya

您好、Somayya Ammanagi、

您能更详细地解释一下您尝试以下操作时发生的情况：

DOUT 是否随机切换？ 您是否实际获得了良好的数据？ 至少您知道 DOUT 正在处理 ADC

我使用 FPGA 进行设计已经有一段时间了、但我记得任何引脚都可以配置为输入或输出。 我的问题是考虑 FPGA 上的 DOUT 输入引脚实际上配置 为输出的可能性、并且 DOUT 线路上可能存在争用。 这可能不是您具体实施的可能性。

关于您的问题：

我不确定我是否理解您在这里具体提到的内容。 在什么情况下、您会发现不一致？ 我当时认为、3个连续转换的 ADC 均未按预期工作。 你说的是一些工作还是一些不知道？

如果器件处于 RDATAC 模式、则需要在发出其他命令之前先发出 SDATAC 或 RESET 命令。 当我过去为 ADS1256编写固件时、我通常会在加电后立即发出复位命令、以确保我不处于 RDATAC 模式。 然后、我初始化 ADC 并开始获取数据。

您是否 确认 了命令之间的时序符合 ADS1256数据表第6页上的时序表中设置的要求？ 具体时间是 T6和 T11？ 我无法从您发送的逻辑分析仪图中得知、因此我将在这个图上向您发送。

布莱恩

尊敬的 Bryan：

主要问题与已针对24位读取和写入进行编程的 SPI 驱动器有关。 在发出8位命令时、剩余的16位读取/写入变量保持为零。  由于 WAKEUP 等命令全部为8位零、因此发出的虚拟零被误解为 WAKEUP 等命令。

现在、在修改 SPI 驱动器以读取/写入选定的8/16/24位变量后、所有信号都是一致的、现在我能够在所有4个器件上获取数据(前3个器件上连续循环、每个器件具有一个通道、第四个器件上的多路复用循环用于四个通道)。

但是、 如图1所示、从持续循环中采集的数据存在一些问题、这些问题显示了一些尖峰。 在对此进行研究时、发现 虽然大部分时间 DRDY 信号是纯净的(如图2所示)、但有时它看起来是损坏的(如图3所示)。

请建议如何纠正？

此致、

Somayya

您好、Somayya Ammanagi、

您是否在示波器上查看过该信号以查看发生了什么情况？ 它是干净的还是有很多噪声？

DRDY 是 ADC 的输出、因此没有理由像这样切换。 在第三幅图像中、我看到两个 DRDY 脉冲看起来是什么样子的、这两个脉冲大约是40个部件。 假设时间刻度与以前相同、即40*0.13 = 5.2us 或约200kSPS。 ADS1256不会对此进行快速采样、因此我不能想到任何 DRDY 会像这样快速切换的情况。

我会使用示波器检查所有通信信号、并确保它们是干净的。

布莱恩

尊敬的 Bryan：

示波器和 Vivado ILA 上的信号看起来非常干净。 无明显噪声。

由于 DRDY 由 ADC 输出、并且在连续循环期间输出、因此不会发出其他命令、因此 DRDY 信号应无任何毛刺脉冲。 DRATE 被设定为3750SPS、并且在示波器和 ILA 上验证同样正常(DRATE 周期267微秒：低电平持续大约13微秒、高电平持续大约254微秒)。 但是、在大约2个样本中(即2*0.13 = 0.26微秒)、在这两个样本之间看到的意外 DRDY 尖峰(假设为低电平)为高宽。 SCLK 周期(0.52微秒)设置为 CLKIN 的4个样本(0.13微秒)。

为了供您参考、当 SCLK 周期(1.04微秒)更改为8个 CLKIN 样本时、意外的 DRDY 尖峰的发生会减少 、但观察到(具有相同的特性)、即使 DRDY 假设为高电平也是如此。

我将向您发送具有相同接收示波器的信号、供您参考。

此致、

Somayya

您好 、Somayya Ammanagi、

谢谢、请随时向我发送示波器照片。

这是在所有三个连续转换的器件上发生的、还是仅在一个器件上发生的？

如果这种情况发生在所有三个器件上、它们是否都显示出与 SCLK 周期的某种相关性、SCLK 周期会减少尖峰的数量？

布莱恩

您好、Bryan、

对延迟的回复表示歉意。

下面是 DRDY 信号的示波器屏幕截图、用于显示其上的噪声级别。

DRDY 中的尖峰问题仅出现在第1个和第3个器件中、而不是出现在第2个器件中。

当 DRDY 中出现此问题时、相应    地、SCLK 信号中的干扰将以位转换的形式出现、仅占用两个 CLKIN 周期、而不是如之前图片中所示的 CLKIN 时钟周期。 但我没有观察到任何缺少的 SCLK 脉冲、例如23个而不是24个脉冲；可能是我们观察到的时候、它可能没有显示出来。

此致、

Somayya