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尊敬的支持：
我已经在器件10AX115S2F45I1SG 上编译了具有 Quartus PRO21.3的 TSWJ57评估 FPGA。 如果我们仅使用 JESD204B RX (来自 AFE58JD48)。 我想弄清楚如何删除 TX 相关功能和电路。
在 jest_top_cfg.SV 中、
我改变了
//parameter gControllerType ="DAC_ADC"；
参数 gControllerType ="ADC"；
然后、当我进行编译时、我将收到此错误消息。
错误：PLL 上的 REFCLK 端口未正确连接到实例 jesd204b_inst|JESD_TOP_Qsys_0|JESD_TOP_Qsys_0|u_JESD_TOP_INST|JESD_clk_rst_gen_0|JESD_A10_PLL.JESD_PLL_PLL_Otert_plines|i_ple_plim_io0|i_i_i_ple_ple_plim_i_i_i_ple_plim_ines_ines_instrumentl|jESD_i_i_ines 必须连接 PLL 上的 REFCLK 端口。
我检查了端口是否存在、只是不理解为什么会出现此消息、并且编译失败。 如何删除与 TX 相关的最差功能和逻辑？ 移除 TX 逻辑是否会节省资源并使其余电路更快运行？
对于所提供的封装、它非常详细、可以自我维持。 如果我太贪婪、不要笑我。 例如、如果我想进行非常简单的系统级仿真、请将数据包从 jesd204b 接口发送到 USB 接口。 是否有一个总线功能模块可用于 FX3 USB 接口和 jesd204b 以及 DDR4。 这些模块应该非常受欢迎、只是不知道它们是否是免费共享的。
谢谢、
David
