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[参考译文] DAC39J82EVM：启动 LMK 和 DAC SPI

admin
Guru**** 2013580 points
Other Parts Discussed in Thread: DAC39J82, DAC39J82EVM
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1044092/dac39j82evm-bringing-up-lmk-and-dac-spi

器件型号：DAC39J82EVM
主题中讨论的其他器件：DAC39J82、
您好！
我尝试在 DAC39J82 (同时连接到 LMK 和 DAC)和 ZCU106之间建立 SPI 接口，同时我遇到了一些问题，并提出了以下几个问题。
查询：
  • 我们将  FMC_SEN_DAC  和  FMC_SEN_LMK 视为  低电平有效 信号，我们已将其连接到多路复用器，并在选择线路的帮助下运行 LMK 或 DAC。
    •  查询： 您能告诉我们这些信号的有效电平吗？
  • 参考原理图、我们将引脚的方向配置如下、请确认方向是否正确。
    • FMC_SDIO  => FPGA 的输出和 EVM 的输入(连接到 CPLD)。   
    • FMC_SDO  => EVM 的输出和 FPGA 的输入。
    • FMC_B5   => EVM (DAC)的输出和到 FPGA 的输入。
    • FMC_B6   => EVM (LMK)的输出和 FPGA 的输入。
    • FMC_SDIO  => FPGA 的输出和 EVM 的输入。
    • FMC_SDO  => EVM 的输出和 FPGA 的输入。
    • 查询： 请告诉 我们应该使用哪些信号来启动 SDIO 和 SDO。 此外、请提及  上述所有引脚的功能。
  • 我们目前使用的 SCLK 频率为6.25MHz。
    •  查询： 这是否可以使用，或者我们是否需要进一步减少。 根据数据表、提到使用最大20MHz。
  • 根据 DAC_39J82数据表、有人提到  SPI 接口 默认为三个有线接口、为了使其 成为四个有线接口、建议将 CONFIG2寄存器的第7位(sif4_ENA)设为高电平。
    • 查询： 我们目前正在使用4个有线 SPI 控制器；您能否通过将 CONFIG2寄存器的第7位写为高电平来确认它是否正常工作。  
    • 查询： 4线 SPI 控制器能否从一开始就使用？
请回答以下问题、期待您的回复。
谢谢、
Krishnaveni。
  • 0
    TI__Guru**** 2013580 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Krishnaveni、

    [引用 userid="501268" URL"~/support/data-converters-group/data-converters/f/data-converters-forum/1044092/dac39j82evm-bringing-up-lmk-and-dac-spi ]我们将  FMC_SEN_DAC  和  FMC_SEN_LMK  视为 低电平有效 信号，我们已将其连接到多路复用器并在选择线路的帮助下运行 LMK 或 DAC。
    •  查询： 您能告诉我们这些信号的有效电平吗？
    [/报价]

    上述信号应为低电平有效。  

    6.24MHz 应该正常。  

    [引用 userid="501268" URL"~/support/data-converters-group/data-converters/f/data-converters-forum/1044092/dac39j82evm-bringing-up-lmk-and-dac-spi "]
    • 查询： 我们目前正在使用4个有线 SPI 控制器；您能否通过将 CONFIG2寄存器的第7位写为高电平来确认它是否正常工作。  
    • 查询： 4线 SPI 控制器能否从一开始就使用？
    [/报价]

    上述问题的答案是"是"和"是"。  

    下面的帖子还包含 CPLD 代码和项目、您可以根据需要进行更改。  

    https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/888294/dac37j84evm-configure-cpld-to-receive-spi-signals-from-headers-jp24-and-jp25/3284798?tisearch=e2e-sitesearch&keymatch=DAC38J84%252520CPLD#3284798

    此致、

    Neeraj  

  • 0
    TI__Guru**** 2013580 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Neeraj、您好！
    • 我们对更改 CPLD RTL 不感兴趣。
    • 我们使用 4线 SPI 配置 、FMC_SCK 为6.25MHz
    • 在      通过 FMC_SDIO 引脚发送数据时、将 FMC_SEN_DAC 和 FMC_SEN_LMK 视为低电平有效信号、并将 FMC_DIR_CNTRL 引脚视为高电平。
    • 我们首先通过写入 CONFIG2寄存器的第7位(sif4_ENA)来执行写入操作。
    • 写入后、我们读取了同一个寄存 器、我们观察到 FMC_SDO 引脚始终处于高电平、并且未观察到切换。
    • 除了我们观察 到 FMC_B5和  FMC_B6 也是高电平、没有观察到切换。
    查询：   
    1.  FMC_DIR_CNTRL 引脚的用法是否正确？
    2. 如何确认是否对 DAC/LMK 寄存器执行了写入操作？
    3. 为什么 FMC_SDO、FMC_B5和 FMC_B6始终为高电平、在执行读取操作时没有观察到任何切换？
    4. 我们如何才能知道 CPLD 是否将命令从 FMC 传递到 LMK/DAC？  
    5. 在 CPLD 代码中、通过     查看   FMC_SEN_DAC 和 FMC_SEN_LMK 至 FMC_SDO 、我没有看到将 LMK_SDO 和 DAC_SDO 锁存到 FMC_SDO、FTDI 会发生什么情况？

    此致、

     Krishnaveni  

  • 0
    TI__Guru**** 2013580 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你好 Neeraj，

     除上述查询外  

    •   我们希望访问 DAC 和 LMK SPI，不要干扰/更改 CPLD 固件，我们如何使用通过 FMC 连接的 FPGA (ZCU106)访问 DAC/LMK SPI？

    此致、

    Krishnaveni

  • 0
    TI__Guru**** 2013580 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Krishnaveni

    要使用 ZCU106 FMC、您必须首先验证 ZCU106 FMC 连接器上是否路由了所有必需的信号。 您将需要看到所附原理图的表7中显示的以下信号：

    FMC_SDO

    FMC_SEN_DAC

    FMC_SCLK

    FMC_SDIO

    FMC_SEN_LMK

    FMC_DIR_Control

    如果两个电路板之间的 FMC 引脚匹配、您只需将 JP3上的分流器移至引脚1-2、并为这些信号提供所需的 SPI 协议。

    此致、

    Jim

    e2e.ti.com/.../2744.DAC3XJ8XEVM_2D00_SCH_5F00_D.pdf  

  • 0
    TI__Guru**** 2013580 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好 Jim，
    我们已配置 FMC SPI 引脚功能和 IO 标准、如下所示
      
    引脚名称 I/O (用于 DAC) 说明
    FMC_SDO 输出   来自 DAC 的读回信号  
    FMC_SEN_DAC 输入   ACTIVE_LOW 信号 DAC  芯片选择。
    FMC_SCLK 输入   串行时钟信号频率6.25Mhz     
    FMC_SDIO 输入   LMK(R/W-1，地址-15，数据-8 ) 和的串行地址和数据
     DAC (R/W-1，地址-6，数据-16)
    FMC_SEN_LMK 输入   ACTIVE_LOW 信号 LMK  芯片选择。
    FMC_DIR_CNTRL 输入   在 FMC_SDIO 引脚上发送数据时为高电平
    FMC_B5 输出   如果 DAC  芯片选择 FMC_SDIO 反映 在 DAC_SDIO 上、DAC_SDIO 回读信号    
    FMC_B6 输出   如果 LMK 芯片选择 FMC_SDIO 反映 在 LMK_SDIO 上、则 LMK_SDIO 回读信号    
      
         提供了上述的每个引脚 IO 标准，更改了跳线 JP3 (1-2分流)。
         访问 DAC 时，首先写入 CONFIG2 SIF4_ENA 位，然后开始读取地址以获取默认值，并且 FMC_SDO 引脚始终处于低电平，在读取 LMK 时观察到的情况相同。
    查询 -为什么  FMC_SDO 在执行读取操作时始终为低电平有效？
    查询- 我已经监控了这些  FMC_B5和 FMC_B6 引脚，为什么  FMC_B5和 FMC_B6 始终为高电平有效？
    我已经附上了我们设置的 SPI 时序的一些屏幕截图
                    
                       写入 DAC CONFIG2 sif4_ENA
                
                      写入后读取 DAC CONFIG2寄存器  
    已针对不同的地址读取和写入进行测试  
    查询 -您能验证我们设置的 SPI 时序吗？  
     
        在我们的最终电路板中，我们 希望通过来自 Zynq FPGA 的 SPI 配置 DAC LMK，同时在 DAC39J82EVM 中配置 LMK 和 DAC SPI 进行测试。
     在阅读地址时遇到问题，会出现什么问题？
    此致、  
    Krishnaveni
  • 0
    TI__Guru**** 2013580 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Krishnaveni

    随附了 DAC EVM 使用的 CPLD 源代码。 这是由不再为我们的团队工作的工程师创建的。 我不认为 FMC 模式已经过测试、可能会有问题。 您可能必须修改源代码并重新编程 CPLD、才能使其与您的 FMC signalse2e.ti.com/.../txab_5F00_pld.pin 配合使用。 我建议使用连接器 J24监控 DAC SPI 信号、以验证信号是否与通过 FMC 发送的信号正确切换、然后再修改源代码。   

    此致、

    Jim

    e2e.ti.com/.../7455.DAC38J84_5F00_CPLD.ve2e.ti.com/.../4174.DAC38J84EVM_5F00_CPLD.qar