[参考译文] LMK04828：SYNC 不会每次都置为有效

您好 Rajk、

很抱歉回复太晚了。

您是要取消同步的断言吗？  JESD204B 标准的图37显示了对于 TX 器件、在接收到 SYSREF 后、SYNC~从低电平转换为高电平。  它还注意到、在 SYNC~被置为无效后、Tx ILA 进入第一个 LMFC 过零。  我的理解是 DAC 保持同步、直到 SYSREF 出现。

我认为 RBD 值将不仅仅是计时影响的函数。  但是、出于测试目的、您应该能够最大化以确认所有操作正常。

所有器件之间的 LMFC 必须相同。  您能否确认您正在使用
 *对于 FPGA 参考时钟、K=16；对于 FPGA 数据时钟、K=8？  我想您是因为您有时会获得工作链路。

我建议测量器件时钟和 SYSREF 之间的时间、并确认它符合 SYSREF 信号设置和保持的时序要求。

DAC 具有50ps 的设置和保持要求。  我不知道您的 FPGA。  您可以尝试使用 SDCLKoutY_DDLY 调整 SYSREF 和器件时钟之间的相位关系。  这是需要调整的最简单的事情之一、因为它的时序更新会立即生效。

希望这对您有所帮助。

73、
Timothy