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[参考译文] ADS124S08:第二通道数据采集问题

Guru**** 2560390 points
Other Parts Discussed in Thread: ADS124S08, ADS1248

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1041605/ads124s08-second-channel-data-acquisition-problem

器件型号:ADS124S08
主题中讨论的其他器件: ADS1248

请您在以下问题中帮助我们:

首先、非常感谢您的支持、因为我们能够对 IC 进行编程并从单个通道(AIN0、AIN1传感器已连接)获取数据。

问题1:我正在通过 FPGA 对 IC 进行编程。

配置:

继续转换模式

2.800 SPS

3. PGA 32增益

低延迟滤波器

5.delay...>11*tmod

要获取单通道数据、我使用以下流程:

情况(1):

将数据写入配置寄存器。 我将使用前五个寄存器。 同时、SART/SYNC 为高电平

2.使 START/SYNC 引脚为低电平 ,等待24个 t clk 周期

3..start/sync 为高电平、    等待28 t clk 周期

启动/同步低电平、  检查 DRDY 是否为低电平

数据采集。

7.返回到1。

情况(2):

现在、我将多路复用器寄存器更改为23 (AIN2、AIN3传感器已连接)仅发送 该值 、我是说只读取2个通道、并按照上面提到的1到7个步骤进行操作。

但单调度不会变低。

在第1种情况下没有问题。但在第2种情况下、我无法读取数据、因为延迟不会变低。 请您帮助我们...

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    我没有使用过这个特定的 ADC、但 TI 的大多数新 ADC 的工作非常非常类似。  您是否已读回所有寄存器并验证它们是否与您认为它们应该匹配?  几乎每次我遇到这些困难时、我都会错误地写入错误的寄存器。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Ponraj、

    让我们跟踪您的序列正在执行的操作。

    [引用 userid="158785" URL"~/support/data-converters-group/data-converters/f/data-converters-forum/1041605/ads124s08-second-channel-data-acquisition-problem "]

    将数据写入配置寄存器。 我将使用前五个寄存器。 同时、SART/SYNC 为高电平

    2.使 START/SYNC 引脚为低电平 ,等待24个 t clk 周期

    3..start/sync 为高电平、    等待28 t clk 周期

    启动/同步低电平、  检查 DRDY 是否为低电平

    数据采集。

    7.返回到1。

    [/报价]
    1. 在步骤1中、您要编写配置。  当 START/SYNC 为高电平时、转换将启动。  写入配置时、无需将 START/SYNC 设置为高电平。  ADS1248需要此功能、但 ADS124S08不需要此功能。  在这种情况下、如果正在进行转换并且配置发生更改、则转换将重新启动。
    2. 将 START/SYNC 置于低电平表示 ADC 在当前转换完成后停止转换。
    3. 将 START/SYNC 引脚设置为高电平将重新启动采用当前配置的转换。
    4. 这类似于(2)、其中将引脚设置为低电平将在当前转换完成后停止进一步的转换。  转换结束时、DRDY 将变为低电平。
    5. 缺少5.
    6. 您需要读回转换。
    7. 读取结果后、您返回到1并重新配置多路复用器通道。

    一旦您将 START/SYNC 引脚设置为高电平、DRDY 也将变为高电平、 并且将使用当前配置开始新的转换。  当您更改多路复用器通道时、如果 START/SYNC 仍处于高电平、则转换将重新启动。  对 START/SYNC 引脚进行脉冲处理也会重启转换。  因此、DRDY 应在转换结束后变为低电平、除非有强制 DRDY 变为高电平且您错过了 DRDY。  正如我提到过的、当 START/SYNC 引脚变为高电平时、DRDY 将变为高电平、但 DRDY 在 SCLK 的第一个上升沿也将变为高电平。  因此、如果转换在通信期间结束、可能会错过 DRDY、因为 SCLK 会强制 DRDY 引脚为高电平。

    通常、最好使用中断驱动系统来监控 DRDY、而不是轮询引脚、因为如果时序不正确、可能会错过 DRDY。  但是、在您的情况下、只要通信时间在转换周期结束之前完成、轮询就会起作用。

    验证通信和时序的最佳方法是使用示波器或逻辑分析仪来验证状态机是否按预期工作。  您是否有任何示波器或逻辑分析仪快照供我检查?

    此致、

    Bob B