[参考译文] DAC39J82EVM：面向 DAC39J82EVM 和 Xilinx FPGA EVM 的图像、位流或应用

您好、Jim、

感谢您的回复。

我将介绍所附的文件。

1. 进一步补充之前的查询、我们是否可以 将 ZCU106/KC705直接连接到 DAC39J82EVM？  考虑 LVCMOS 逻辑电平中的同步(对于 ZCU106)、如我们的另 一篇文章中所述。
2. 我的理解是、对于 HSDC  专业版软件、我们 需要  TSW14J10EVM、假设我们不使用 HSDC 专业版软件和 TSW14J10EVM、您能否向我们介绍 用于在 DAC EVM 上配置 LMK 的工具？  您是否有任何 KC705 位流来评估 DAC EVM  以及 LMK 的工具配置文件？

请提供您的反馈。

谢谢、

Kiran

您好、Jim、

感谢您的回复。

由于 TI 有一些可用于 KC705的位流、我们能否加载它并使用 DAC39J82EVM 进行测试？ 假设我们不会使用 TSW14J10EVM、因此 KC705和 DAC39J82EVM 直接通过 FMC 连接。

供参考、在名为"slac690c.zip"的存档中从 TI 论坛/网站获取此位流、此处 KC705映像 可在"slac690c.zip\TI_HSDC_Pro_Reference_design_V2.8\SVFs\"下获取。

谢谢、
Kiran

Kiran、

如果没有 TSW14J10EVM、我从未尝试过此位流。 不确定是否可以正常工作。 有一次、Xilinx 有一个可用于此设置的参考设计。 不确定其网站是否仍然可用。

我强烈建议使用以下链接提交免费 TI JESD204B/C IP 申请。 此套件附带示例参考设计、可帮助您快速上手。

此致、

Jim

https://www.ti.com/tool/TI-JESD204-IP

您好、Jim、

感谢您的回复。 提交 了 TI JESD204B IP 的请求及其详细信息、我们将看到更多手指交叉  

您是否有机会获得之前使用过的"Xilinx 参考设计"的链接？

谢谢、

Kiran

Kiran、

我不知道这份文件是否有用。

此致、

Jim

e2e.ti.com/.../2313.Xilinx-example-firmware.docx

您好、Jim、

感谢您的回复。

我们收到了 DAC39J82EVM、并开始使用 KC705和 DAC3XJ8X GUI 对其进行测试、以配置 DAC 和 LMK。

我们已将 DAC 配置为 LMFS=4211模式、使用了 Xilinx JESD IP 内核、在该内核中、我们验证了到达 FPGA 的正确时钟和到达 FPGA 逻辑内部 JESD 内核的正确数据。

关于 DAC 配置、我们已根据 DAC EVM 用户指南中的指南(步骤1-2-3)配置 DAC、我们正在检查 J2连接器的输出、DAC 不会生成 任何输出信号/音调。 具有下面附加的参考配置的图像

监视 GUI 中的警报和错误标志、 这些标志看起来正常(下面附加的参考图像)

我们通过通道 AB 和 CD 上的频率选项在 GUI 中启用了 Mixer 和 NCO、即使如此、J2上的输出仍然为零。 即使我们说 JESD 在传输数据时有问题、NCO 信号也应该出现在 DAC 输出上(尝试勾选"未建立 JESD 链路时为零数据"选项、也未勾选)、但我们在这里也看不到有效输出。 下面 附上了 GUI 配置的参考图像(在截屏时、请忽略使用的 DAC 输出速率 SPS)

只有提供一些信号@ DAC 输出为"启用 A"的选项在"抖动"下勾选、并在"数字块2"中勾选"Fs/2混频器"、这会产生@ Fs/2频率的 DAC 输出。 下面附上了一个图像供参考

我们探测了用于检查 PRBS 错误的警报测试点(通过 FPGA (31位 PRBS)和 GUI 中的适当配置)对于 GUI 中选择的所有7位、23位和31位图形组合、警报信号为低电平、 因此也看不到警报引脚的一致行为。 该模式检查器状态是否在 GUI 中作为状态可用？ 或者是否有任何寄存器状态位用于此目的？

请告诉我们、这里的问题可能是什么、未来的方法可能是什么？ 请提供您的宝贵意见。

谢谢、
Kiran

Kiran、

当我使用 Xilinx IP 测试此设置时、我需要同时向 FPGA 发送内核时钟和参考时钟。 您的固件是否需要此功能？如果需要、您是否同时提供这两个时钟？  

PLL2锁定 LED D7是否亮起？ 这是必需的。 这表示在使用板载时钟模式时已正确对 LMK 进行编程。

JP1是否在引脚1-2上分流？ 这是 TXENABLE、必须将其连接至高电平才能获得输出。

您能否在随附的文件中运行测试并验证您是否收到100MHz 音调？

在 DAC 初始化和复位后、SYNC 是否变为高电平并保持高电平？

此致、

Jim

e2e.ti.com/.../6354.DAC38J84-100MHz-NCO-Test.pptx  

您好、Jim、

感谢您的快速回答、请在下面找到我的回答：

当我使用 Xilinx IP 测试此设置时、我需要同时向 FPGA 发送内核时钟和参考时钟。 您的固件是否需要此功能？如果需要、您是否同时提供这两个时钟？ ：我们正在使用来自 FMC 的 GT 时钟，并且我们能够以预期的频率(Line_RAT速 率/40)获得时钟，我们还在 FPGA 中使用参考时钟计数器确认了这一点。

PLL2锁定 LED D7是否亮起？ 这是必需的。 这表示在使用板载时钟模式时已正确对 LMK 进行编程。 ：PLL 2锁定指示灯亮起。

JP1是否在引脚1-2上分流？ 这是 TXENABLE、必须将其连接至高电平才能获得输出。 ： 跳线位置处于  TXENABLE 状态 ，我们已确认此跳线与其它跳线(例如连接到 LMK 的晶体的电源等)。

您能否在随附的文件中运行测试并验证您是否收到100MHz 音调？ ：一定要仔细检查文档并进行检查。

在 DAC 初始化和复位后、SYNC 是否变为高电平并保持高电平？ ：是的，一旦 DAC 被初始化并复位，SYNC 将变为高电平并保持高电平。

是否有任何基于通道的断电/睡眠寄存器、我们在配置时可能缺少这些寄存器？

谢谢、

Kiran

Kiran、

请按照随附文档中的步骤操作、查看这是否有用。 这会在使用 TSW14J56EVM.e2e.ti.com/.../DAC39J82_5F00_421.pptx 时生成输出

此致、

Jim

您好、Jim、

感谢您的回答。

我们尝试了您建议的用于生成混频器 O/P 和 NCO 配置的设置、现在 NCO 和混频器设置工作正常、我们能够在 J2上看到 NCO 配置的频率输出。 这些设置是否意味着为了使用 NCO 和混频器功能、我们需要为 DAC 提供偏移二进制数据？ 这不能用于二进制补码数据吗？

但是、对于 FPGA 的实际数据、我们仍然无法获取 DAC o/p、即使在 GUI 中执行了"三步初始化序列"之后、我们的观察结果如下

• 警报窗口在4个通道上显示"FIFO 读取为空"(在接收器编号0、1、2、3上)
• CONFIG2：“zero_invalid_data”设置为“1”
• 配置74：
  1. SerDes lane0启用、SerDes lane1启用、SerDes lane2启用、SerDes lane3启用：所有选项均为"0"(即使这些选项在 GUI 中已勾选)
  2. INIT_状态："1111"
  3. JESD_ RESET_n："0"(应为"1")
• CONFIG76：设置为0x0000、它应该显示为0x1303 (因为这些是我们的配置)
• 使用有效值手动写入上述设置、仍无法获取 DAC 输出

关于时钟生成、它会正确生成、我们可以观察到它没有问题。

是否有方法来确认 JESD Rx  在 DAC 中是上电的并且处于运行(某种上行链路或初始化完成)状态？ 此外、不反映 GUI 配置参数的配置寄存器可能是问题？ 请提供您的反馈。

谢谢、
Kiran

Kiran、

NCO 将使用任一格式。 该测试仅使用偏移二进制、因为恒定 DAC 输入默认为0x0000。

如果设置为0x2002、Config2正常。

初始化完成后、必须将 Config74设置为0x0F21。 在初始化期间、您应该将以下内容写入此地址：

0x0F20、0x0F3E、0x0F3F 和0x0F21。

必须将 Config76设置为0x1303。 不确定为什么您提到了0x0000。

FIFO 读取为空通常意味着 FPGA 内部的时钟频率不正确。 您能否运行 Chipscope 并验证 FPGA 是否在 SYNC 变为高电平后在所有四个通道上发送 ILAS 数据以及随后的有效数据？  

SYSREF 在您的设置中是连续的还是脉冲的？ 如果连续、频率是多少？   

您好、Jim、

再次感谢您的回答。

Sysref 是脉冲的、在我们的设置中不是连续的。

关于上一个线程中提到的寄存器值、这些是 GUI 运行初始配置后读取的寄存器值。 这些寄存器中、可能很少有寄存器被 GUI 错误配置  

我们将检查 ILAS 是否在 Sync 生效前发送。 由于我最近使用 IP 访问了 TI 参考设计、因此我们也将尝试访问该参考设计。

谢谢、

Kiran

Kiran、

我使用的是相同的 GUI、这些是我要获得的设置。 不确定它们为何与您的设置不同。  

确保发送至少3个 SYSREF 脉冲。  

Jim

您好、Jim、

我们使用 Chipscope 确认、JESD 内核正在发送 ILA (0xBCBCBCBCBCBCBCBCBCBCBCBCBCBCBCBCBCBCBCBCBCBCBC)、直到同步信号生效、并且一旦同步被确认、我们还会看到适当的数据流进入树归档器逻辑块。

在 LMK 设置中、当 DCLK 源设置为"除法器"时、串行器/解串器 PLL0失锁警报 现在关闭、但 仍然看到 FIFO 读取为空标志。

我们还在 FPGA 端再次确认了 JESD 设置、时钟等、我们的问题与 e2e.ti.com/.../dac38j84evm-once-reset-dac-fifo-read-empty-but-still-assert-sync-after-sysref 中提到的问题几乎相似

但我们不知道上述线程的解决方案(已经确认了 JESD 通道速率、时钟等设置)？ 您是否了解任何此类情形？

谢谢、

Kiran  

你好、Jim

我忘记提到的另一点是、SERDES PLL 1仍处于"锁定"状态、  此警报对于 4通道模式下的 DAC 是否有效？

谢谢、

Kiran

Kiran、

否 仅使用 SERDES PLL 0。 确保此已锁定。  

FPGA 中的 K 使用什么值？

您能否发送 DAC 寄存器设置、我将在我的设置中尝试它们？  

您从 DAC EVM 监控哪个输出？ 其中只有两个具有输出。

您可以订购 TSW14J10EVM 并使用我们经过测试的固件运行此设置。

此致、

Jim

您是否试用过 TI JESD204B/C IP？

Kiran、

您是否仍然对此接口有疑问？   

此致、

Jim