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[参考译文] ADS54J60EVM：时钟放大器；ZCU102的限制

admin
Guru**** 2387080 points
Other Parts Discussed in Thread: TI-JESD204-IP, ADS54J60EVM, ADS54J60, LMK04828, ADS54J42, ADS54J20
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1015668/ads54j60evm-clocking-constraining-on-zcu102

器件型号：ADS54J60EVM
主题中讨论的其他器件：TI-JESD204-IP、 ADS54J60、 LMK04828、 ADS54J20

您好、TI、

几天前、我联系了 TI 并收到了 TI-JESD204-IP (快速设计 IP)。 我已修改通用 RxTx 环回示例、以使 ZCU102能够通过 J4 HPC1 FMC 连接器从 ADS54J60EVM 接收数据。 我所需的配置如下：

ADC 器件：TI ADS54J60EVM (修订版 D)

JESD204模式：JESD204b 处于子类1模式

在4X 抽取模式下、LMFS = 2221

k = 16 (每多帧的帧数)

采样时钟：1GHz。 逻辑时钟：250MHz

每通道数据位数：16.

线路速率：5Gbps

模式2221/4X 的 LMFC→LMFC =(Fs/4)/K =(1000/4)/16 = 15.625Mhz

SYSREF = LMFC / 8→SYSREF = 1.953125Mhz

我仍然面临 ADC/TI-JESD204-IP 设置问题。 请回答以下问题为荷。

1.提供的 TI Rapid IP 是否支持16位数据通道宽度？ 如果没有、我是否必须在正常的32位数据通道宽度模式中仅使用16个最低有效位？

2.我是否应该使用 LMK 配置"LMK_Config_Onboard _1024_MSPS.cfg"和 ADC 配置"ADS54J60_4x_dec_3fs_16_2221.cfg"？ 我感兴趣的频率范围为170MHz-200MHz。

3.如何在 ADS54Jxx GUI 中设置所需的 SYSREF 频率？

4.在我的设计中、我应该为哪些必要的 FMC 引脚指定限制条件？ 例如、FMC 引脚 G9和 G10 (应为 ADC 模块 JESD204b 的 SYSREF 输入)在 ADS54J60EVM Rev. D 原理图中被命名为"FPGA_JESD_SYSREFP"和"FPGA_JESD_SYSREFN"。 这些差分信号是否应该直接来自 LMK04828？ SYSREF 信号是如何作为 ZCU102_sysref"输入的源的？

谢谢你。

  • 0
    TI__Guru**** 2387080 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Anastasios、

    此信息应包含在提供的文档中。

    2. LMK 的额定频率仅为1GHz、因此我建议使用 LMK_Config_Onboard _983.04Msps.cfg。 您可以使用所需的任何 ADS54J60文件。  

    SYSREF = ADC 的数据速率/(K * N)、其中 N 是任何整数。 如果 ADC 采样率为983.04Msps、并且使用4倍抽取率、则 ADC 中的数据速率= 245.76Msps。

    4.对于 ZCU102、使用引脚 G9和 G10、因为这些信号来自 EVM 上的 LMK。 ADC 将来自 LMK 的 SYSREF 作为 EVM 默认模式。

    此致、

    Jim   

  • 0
    TI__Guru**** 2387080 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Jim、

    感谢您澄清我的问题。 再次阅读 TI-204C IP 参考文档后发现、以最小字节数表示的 BER 通道为4。 这意味着我将仅使用每个通道的低16位(32位中的一位)。

    我还有一个问题、因为我仍然无法在 ADS54J60EVM 和 FPGA 上的 JESD204B RX 侧之间建立通信。

    我设置了以下约束条件：

    针对 mgt_lane Rx (p/n)的 FMC C6/C7和 A14/A15
    用于 REFCLK 的 FMC D4和 D5 (在250MHz 下受限)
    用于 sysref 的 FMC G9和 G10 (在任何特定频率下均不受限制)
    SYNC_n 的 FMC H31 (我最初使用的是 G12/G13 DIFF。 用于 SYNC 的 FMC 引脚、但我更改了它)
    用于 sys_clk 的 FMC G2/G3 (受限为250MHz、但无法正常工作。 没有信号从 ADC 到达这些引脚)。

    IP 文档显示(我引述)：

    "如果 Rx_sys_clock 是独立提供的、则有两个选项：
    -如果频率恰好处于上表中的下限、则仍然应该从用于生成 ADC 和 MGTREFx 时钟的通用根时钟生成频率。 这将确保时钟中的任何漂移会同时影响所有组件。"

    但我不能只使用 D4和 D5 FMC REFCLK 引脚、也不能通过某种方式拆分时钟、因为时钟是在 TI IP 内核内部处理的。 是否有任何其他引脚(ADS54J60EVM 原理图中可能缺少这些引脚)能够驱动来自 ADC 模块的 sys_clk？

    电源 我们非常感谢您提供有关如何在 ADS54Jxx GUI 上正确设置 SYSREF 分频器的指南。 它需要为："数据速率超出 ADC/128"。

    此致、
    Anastasios

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    TI__Guru**** 2387080 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Anastasios、

    如果您计划使用 H31进行同步、则必须将 SJP3上的分流器从引脚2-3移至1-2。 默认情况下、ADC54J60EVM 使用引脚 G12/G13进行同步。 没有信号连接到 G2/G3。 如果您需要 FPGA 的内核时钟、则必须使用 FMC 引脚 G6/G7。 这将从 LMK.e2e.ti.com/.../ADS54J42_5F00_Fs_5F00_552.96MHz_5F00_LMFS_5F00_2242.pptx 提供第二个时钟

    要设置 SYSREF 分频器、请转至 GUI 中的 SYSREF 和 SYNC 选项卡、然后使用 SYSREF 分频器框来输入您的设置。 请参阅随附示例文档的幻灯片5。

    此致、

    Jim

  • 0
    TI__Guru**** 2387080 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Jim、

    我设法实现了 qpll0收发器锁定(在两个组上)。 但是、即使 TI IP RX 实例发出 SYNC~(将其驱动为低电平)、它也无法捕获任何数据。 两条 RX_RAIN_DATA 总线都卡在0、并且 RX_RAIN_DATA_VALID 信号再次卡在0。

    我手动选择(在 GUI 中)连续测试模式 K28.5。 我不应该期望在所有通道上都接收常数0xBC？ 为什么我什么都没有？

    我对通道 A 使用 FMC 引脚 A14/A15、对通道 B 使用 FMC 引脚 C6/C7。对于 SYNC~信号、我在使用 OBUFDS 后坚持使用 G12/G13 (不将 SYNC~信号反相)。

    最后、我恳请您为我提供已经将 ADS54J60EVM ADC (甚至任何 TI JESD204 ADC)整合到任何 Xilinx 目标 FPGA 的任何参考设计。 我认为、当我不熟悉 TI 生态系统时、我可以通过拥有良好的参考点来解决我的所有问题。

    电源 有一个适用于 ZCU102和其中一个 ADC 的参考设计、但 txn/Box 链路已失效。 如果此参考设计仍然存在、将会非常有用。


    https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/673902/adc12dj3200evm-kcu105-reference-design-targeted-for-zcu102-byte-ordering

    此致、
    Anastasios

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    TI__Guru**** 2387080 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Anastasios、

    查看此参考设计是否有所帮助。 它使用与 ADS54J60相同的 ADS54J20、但速度等级较低。

    此致、

    Jim

    e2e.ti.com/.../ZCU102_5F00_ADS54J20_5F00_8224.zip

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    TI__Guru**** 2387080 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Jim、

    我要说的是、非常感谢您！ 该参考设计证明非常有用！

    实际上、我设法对其进行修改、以使其适用于我的 ADS54J60 ADC。 我使用了提供的配置(LMFS = 8224、SYS_CLOCK = 122.88Mhz)。

    RPAT 测试模式工作正常。 但是、当我在通道 A 中连接信号发生器时、我在 RX 内核上接收到的信号是某种形式的"0002"(随附的 ILA 屏幕截图)。 我使用的信号是60MHz +15dbm 正弦波、直接通过 SMA 电缆提供。 我测试了更高和更低的频率、但我得到的唯一序列(除零之外)是"0002"。 这是否是输入信号的问题？ 给定输入的最大电压应该是多少？

    不过、我还有一个关于 LMFS 配置的问题：在 ADS54J60EVM 数据表中、每个通道/通道的 FMC 引脚都标记为 DA0P、DA1P、DB0P 等 如果我决定使用使用使用 ADC 通道引脚 DA1和 DB1的 LMFS 2441、我应该如何将其映射到收发器通道？ 我应该如何识别收发器编号？ 我只知道每个四通道/组有4个通道、并且没有关于索引的附加信息。 

    // This parameter is from the perspective of the ADC
// and is ordered as {LANE_N,...,LANE2,LANE1,LANE0}
// For example a value of {3,1,0,2} will mean the 
// following:
//   1> Lane 0 of ADC is mapped to Lane 2 of the transceiver
//   2> Lane 1 of ADC is mapped to Lane 0 of the transceiver
//   3> Lane 2 of ADC is mapped to Lane 1 of the transceiver
//   4> Lane 3 of ADC is mapped to Lane 3 of the transceiver

    此致、
    Anastasios

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    TI__Guru**** 2387080 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Anastasios、

    您需要编辑收发器和 IP 组件。  

    需要首先将收发器修改为双通道收发器。  之后、需要根据双通道配置编辑其余相关参数。  

    DA1将是收发器0、DB1将是收发器1。

    此致、

    Jim