[参考译文] ADS4149：输入时钟与输出的关系

当然、基本而言、我们在旧设计中 ADC 的输入时钟上有一个延迟、让我们将其称为 X。 在新设计中、输入时钟线路上有一个 X-80ps 的延迟。 这是否会影响输出数据或输出数据时钟计时关系？ 我想不是、但由于我们看到的问题、我们感到奇怪... FPGA 接口与输出数据时钟完全同步、与输入数据时钟没有关系。

你好、Chase、

好的、感谢您确认这一点。 输入时钟的占空比为50%、输入时钟来自同一位置、因此它们在旧设计和新设计之间匹配是的。 尝试使两个上的延迟相同的好主意、理论上我们可以通过 FPGA 实现这一点、而无需修改硬件。 另一个复杂的问题是我们正在使用的一些硬件已经被封装、很难探测。

我不相信我目前可以提供方框图...

相关方面、从2016年到2022年、该产品的器件设计是否发生了任何变化？

我几乎肯定自2009年 RTM 日以来器件没有变化、但我将询问其他人并与您确认。

您好、Nelson、

我联系了我们的设计团队、就是否发生了任何芯片更改发表意见。 通常、如果确实发生了更改、所有客户都将收到一条声明已发生更改的通知、再说一次、我对这一时间范围内的器件修改有疑问。 这是您在单个设置上看到的问题、还是跨多个器件/设置看到的问题？ 您是否能够 重新验证原始的0延迟时钟输入设置？

谢谢、Chase

你好 Chase、

感谢你的帮助。 我目前无法访问硬件进行进一步测试、但当我有机会尝试其他器件/使用修改后的输入时钟延迟时、我将更新此线程。

好的、每当我从设计中收到消息时、我也会更新。

此致、Chase